hp32nmノード以降に向けた周辺回路がBulk Planar FET及びメモリセルがBulk-FinFETで構成されたSRAM技術について(VLSI回路,デバイス技術(高速,低電圧,低消費電力))

スポンサーリンク

概要

• 論文の詳細を見る

• バルクシリコン基板上に周辺回路がplanar-FETで、メモリセルがFinFETによって構成されたSRAMを作成した。異なるベータレシオ(β-ratio)を持つ2つのFinFET-SRAMセルを作成し、スタティックノイズマージン(SNM)に着目してSRAM特性の評価を行った。Fin幅15nm、Fin高さ90nm、ゲート長20nm、β-ratio=2のFinFET-SRAMでは、V_<dd>=0.6V時で122mVのSNMが得られた。このゲート長は、今まで報告されているFinFET-SRAMの中では最小である。さらにSRAMを構成している各FinFETの高さを個別に制御することによってβ-ratioの調整が可能であり、セル面積を変えることなくSNMが改善することも示す。

• 社団法人電子情報通信学会の論文
• 2006-08-10

著者

• 青木 伸俊

  (株)東芝セミコンダクター社SoC研究開発センター

• 稲葉 聡

  (株)東芝セミコンダクター社SoC研究開発センター

• 石内 秀美

  (株)東芝セミコンダクター社SoC研究開発センター

• 岡野 王俊

  (株)東芝 セミコンダクター社 システムLSI開発センター

• 須黒 恭一

  (株)東芝 セミコンダクター社 システムLSI開発センター

• 石丸 一成

  (株)東芝セミコンダクター社半導体研究開発センター

• 稲葉 聡

  東芝セミコンダクター社半導体研究開発センター

• 稲葉 聡

  (株)東芝セミコンダクター社

• 佐々木 貴彦

  (株)東芝セミコンダクター社SoC研究開発センター

• 泉田 貴士

  (株)東芝セミコンダクター社SoC研究開発センター

• 大塚 伸朗

  (株)東芝セミコンダクター社SoC研究開発センター

• 岡野 王俊

  (株)東芝セミコンダクター社半導体研究開発センター

• 青木 伸俊

  (株)東芝研究開発センターデバイスプロセス開発センター

• 青木 伸俊

  マイクロエレクトロニクス研

• 青木 伸俊

  (株)東芝soc開発センター

• 石内 秀美

  東芝 セミコンダクター社 半導体研究開発センター

• 石内 秀美

  (株)東芝

• 佐々木 貴彦

  株式会社東芝

• 綱島 祥隆

  (株)東芝 セミコンダクター社

• 金子 明生

  (株)東芝 セミコンダクター社プロセス技術推進センター

• 金村 貴永

  (株)東芝 セミコンダクター社SoC研究開発センター

• 江口 和弘

  (株)東芝 セミコンダクター社プロセス技術推進センター

• 金村 貴永

  東芝 セミコンダクター社 半導体研究開発センター

• 須黒 恭一

  東芝 セミコンダクター社 プロセス技術推進センター

• 綱島 祥隆

  東芝 セミコンダクター社 プロセス技術推進センター

• 川崎 博久

  東芝アメリカ電子部品社

• 八木下 淳史

  東芝アメリカ電子部品社

• 石丸 一成

  東芝アメリカ電子部品社

• 須黒 恭一

  (株)東芝

• 青木 伸俊

  東芝セミコンダクター社半導体研究開発センター

• 川崎 博久

  (株)東芝セミコンダクター社半導体研究開発センター

• 江口 和弘

  半導体理工学センター(STARC)

• 大塚 伸朗

  (株)東芝 Soc研究開発センター

• 金子 明生

  東芝セミコンダクター社 プロセス技術推進セ

• 大塚 伸朗

  (株)東芝 セミコンダクター社 半導体研究開発センター

• 金村 貴永

  半導体研究開発センター:株式会社東芝

• 江口 和弘

  (株)東芝

• 八木下 淳史

  (株)東芝セミコンダクター社プロセス技術推進センター

• 泉田 貴士

  (株)東芝セミコンダクター社半導体研究開発センター

• 綱島 祥隆

  (株)東芝

関連論文

• hp22 nm Node Low Operating Power(LOP)向けSub-10nmゲートCMOS技術(VLSI回路,デバイス技術(高速,低電圧,低電力))
• 14nmゲートCMOS技術 : poly-SiGe ゲート電極、及びNiSiを用いた低温プロセスによる性能向上
• 極薄膜NO Oxynitrideゲート絶縁膜とNi SALICIDEプロセスを用いた高性能35nmゲート長CMOS
• 微細High-k/メタルゲートデバイスにおけるキャリア移動度とT_スケーリングの関係および22nmノードに向けたデバイス設計ガイドライン(低電圧/低消費電力技術、新デバイス・回路とその応用)
• 微細金属配線における抵抗率のサイズ効果予測のためのモンテカルロ・シミュレーション(プロセス・デバイス・回路シミュレーション及び一般)
• 90nm node CMOSプロセスによる128Mb-FBC(Floating Body Cell)メモリの技術開発(新メモリ技術とシステムLSI)
• 90nmCMOSプロセスによる128Mb-FBC(Floating Body Cell)メモリの技術開発(先端CMOSデバイス・プロセス技術)
• FinFETを用いたhp22nm node SRAMのロバストなデバイス設計(VLSI回路, デバイス技術(高速・低電圧・低消費電力))
• 90nmノード高性能部分空乏型SOI CMOSデバイス
• 32nm世代以降に向けた高性能Two-step Recessed SiGe-S/D構造pMOSFET(シリコン関連材料の作製と評価)
• SOI/Bulkハイブリッド基板を用いた高性能SoC実現のためのDRAM混載技術
• SON-MOSFETの作製とULSIへの応用
• ESS技術を用いたSON-MOSFETの作成
• SCM測定のシミュレーション解析
• ベース抵抗を低減したSOIラテラルBJT
• SiON pMOSFETに対するNBTI劣化のモデリング(ゲート絶縁膜、容量膜、機能膜及びメモリ技術)
• 3次元プロセスデバイスシミュレーションによるBulk-FinFETの駆動電流の改善(プロセス・デバイス・回路シミュレーション及び一般)
• バルクシリコン基板上に形成したゲート長20nm、フィン幅6nmの CMOS FinFET のプロセスインテグレーション技術とデバイス特性
• バルクシリコン基板上に形成したゲート長20nm、フィン幅6nmのCMOS FinFETのプロセスインテグレーション技術とデバイス特性(先端CMOSデバイス・プロセス技術)
• 3.3V単一電源動作16Mb NOR FLASH MEMORY
• ポリメタルゲート電極技術
• hp22 nm Node Low Operating Power(LOP)向けSub-10nmゲートCMOS技術(VLSI回路,デバイス技術(高速,低電圧,低電力))
• 微細High-k/メタルゲートデバイスにおけるキャリア移動度とT_スケーリングの関係および22nmノードに向けたデバイス設計ガイドライン(低電圧/低消費電力技術、新デバイス・回路とその応用)
• 32nmノード以降に向けたFinFET SRAMセルのDC特性ばらつき(IEDM(先端CMOSデバイス・プロセス技術))
• CT-1-3 22nm世代に向けたFinFET SRAM技術(CT-1.10nm世代に向けた新LSI技術,チュートリアル講演,ソサイエティ企画)
• 不純物偏析Schottkyソース/ドレインを用いた高性能FinFET(IEDM(先端CMOSデバイス・プロセス技術))
• 不純物偏析 Schottky ソース/ドレインを用いた高性能FinFET
• 3次元プロセスデバイスシミュレーションによるBulk-FinFETの駆動電流の改善(プロセス・デバイス・回路シミュレーション及び一般)
• SRAM : 低電圧化とばらつきへの挑戦(VLSI回路,デバイス技術(高速,低電圧,低消費電力))
• hp32nmノード以降に向けた周辺回路がBulk Planar FET及びメモリセルがBulk-FinFETで構成されたSRAM技術について(VLSI回路,デバイス技術(高速,低電圧,低消費電力))
• SRAM: 低電圧化とばらつきへの挑戦(VLSI回路,デバイス技術(高速,低電圧,低消費電力))
• hp32nmノード以降に向けた周辺回路がBulk Planar FET及びメモリセルがBulk-FinFETで構成されたSRAM技術について(VLSI回路,デバイス技術(高速,低電圧,低消費電力))
• FinFETを用いたhp22nm node SRAMのロバストなデバイス設計(VLSI回路, デバイス技術(高速・低電圧・低消費電力))
• SOI/Bulkハイブリッド基板を用いた高性能SoC実現のためのDRAM混載技術
• SON-MOSFETの作製とULSIへの応用
• SCM測定のシミュレーション解析
• SCM測定のシミュレーション解析
• SCM測定のシミュレーション解析
• 0.15μm世代以降のサリサイドプロセス
• 2.最先端FinFETプロセス・集積化技術(32nm世代VLSIを担うMore Moore技術-三次元ゲートMOSFET-)
• 1〜5V動作1Mb Full CMOS SRAMの高速・低スタンバイ電力回路設計
• 低待機時電力HfSiON-CMOSFET技術(先端CMOSデバイス・プロセス技術)
• Mixed Signal CMOS用HfSiONゲート絶縁膜の最適化(VLSI回路, デバイス技術(高速・低電圧・低消費電力))
• Mixed Signal CMOS用HfSiONゲート絶縁膜の最適化(VLSI回路, デバイス技術(高速・低電圧・低消費電力))
• HfSiONゲート絶縁膜のヒステリシスに寄与するトラップの解析(ゲート絶縁膜, 容量膜, 機能膜及びメモリ技術)
• HfSiON-CMOSFETの高性能・高信頼性に向けたHf濃度の指針(IEDM特集(先端CMOSデバイス・プロセス技術))
• 65nmノード世代に向けたHigh-kゲート絶縁膜(HfSiON)のCMOSFET設計(VLSI回路, デバイス技術(高速, 低電圧, 低電力))
• 65nmノード世代に向けたHigh-kゲート絶縁膜(HfSiON)のCMOSFET設計(VLSI回路, デバイス技術(高速, 低電圧, 低電力))
• 極微細低抵抗ゲート電極配線技術
• コンタクト同時埋め込みCu配線プロセス
• Dual Damascene によるCu配線形成
• Cu拡散防止用アモルファスTi-Si-N薄膜の検討
• 金属シリサイド技術の現状と課題
• 「電流立上り電圧」ばらつきに起因する微細MOSトランジスタのランダム電流ばらつきの解析(低電圧/低消費電力技術,新デバイス・回路とその応用)
• 「電流立上り電圧」ばらつきに起因する微細MOSトランジスタのランダム電流ばらつきの解析(デバイス,低電圧/低消費電力技術,新デバイス・回路とその応用)
• 90nm世代におけるSoC向け高集積混載SRAM技術(MRAM,不揮発メモリ,メモリ,一般)
• 完全CMOSプロセスを用いたバイポーラ搭載高速キャッシュSRAM製造プロセスの開発
• 埋め込み素子/ウェル分離を用いた微細Full CMOS型SRAMの開発
• ジルコニウム窒化膜低温酸化による耐熱性窒素添加ZrO_2ゲート絶縁膜
• アルゴンイオン注入のSOI-NMOSFET特性に対する影響
• チャネル長0.1μmSOI MOSFETにおけるself-heatingの影響考察
• 通信用LSIへのSOI技術の応用 : fmax 67GHz SOI 横型バイポーラトランジスタ技術
• 1/f noiseのプロセス依存性 : 高性能アナログ回路の実現に向けて(VLSI回路, デバイス技術(高速, 低電圧, 低電力))
• 1/f noiseのプロセス依存性 : 高性能アナログ回路の実現に向けて(VLSI回路, デバイス技術(高速, 低電圧, 低電力))
• SOI上に形成した混載DRAM用メモリセル : FBC(Floating Body Cell)(VLSI回路, デバイス技術(高速, 低電圧, 低電力))
• SOI上に形成した混載DRAM用メモリセル : FBC(Floating Body Cell)(VLSI回路, デバイス技術(高速, 低電圧, 低電力))
• 90nmノード高性能部分空乏型SOI CMOSデバイス
• ECC内蔵メモリマクロにおけるDFT技術(プロセッサ, DSP, 画像処理技術及び一般)
• ECC内蔵メモリマクロにおけるDFT技術(プロセッサ, DSP, 画像処理技術及び一般)
• ECC内蔵メモリマクロにおけるDFT技術(プロセッサ, DSP, 画像処理技術及び一般)
• ECC内蔵メモリマクロにおけるDFT技術(プロセッサ, DSP, 画像処理技術及び一般)
• レプリカセルバイアス技術を用いた低リークSRAMマクロ(VLSI回路, デバイス技術(高速・低電圧・低消費電力))
• レプリカセルバイアス技術を用いた低リークSRAMマクロ(VLSI回路, デバイス技術(高速・低電圧・低消費電力))
• ウエハレベルSRAM高速評価DFT技術
• ウエハレベルSRAM高速評価DFT技術
• ED2000-115 / SDM2000-97 / ICD2000-51 900MHz 18Mb DDR SRAM
• ED2000-115 / SDM2000-97 / ICD2000-51 900MHz 18Mb DDR SRAM
• ED2000-115 / SDM2000-97 / ICD2000-51 900MHz 18Mb DDR SRAM
• 27aYG-6 第一原理計算によるSi中のNのAs活性化への影響予測(化合物・輸送・アモルファス・不純物)(領域4)
• 低消費電力型BiCMOS用シャロウトレンチ最適化の検討
• トレンチキャパシタセルによるDRAM混載LSI技術
• 酸化工程における中低濃度Pの拡散シミュレーション
• N_2アニールにおけるAsの拡散・活性化シミュレーション
• 対拡散モデルを用いた高濃度ホウ素の拡散シミュレーション : 高速計算手法とシミュレーション精度
• 21世紀のULSI製造技術の概観
• 走査型拡がり抵抗顕微鏡(SSRM)を用いたソース・ドレインにおける高分解能イメージング及び高精度プロービング解析
• 「電流立上り電圧」ばらつきに起因する微細MOSトランジスタのランダム電流ばらつきの解析
• DMA SRAM TEGにより解析したSRAMのスタティックノイズマージンにおけるDIBLばらつきの影響(IEDM特集(先端CMOSデバイス・プロセス技術))
• ナノスケールMOSFETにおけるプラズマドーピングとレーザーアニールを適用した急峻SDEの検討(低電圧/低消費電力技術,新デバイス・回路とその応用)
• ナノスケールMOSFETにおけるプラズマドーピングとレーザーアニールを適用した急峻SDEの検討(低電圧/低消費電力技術,新デバイス・回路とその応用)
• 微細MOSトランジスタにおけるDIBLおよび電流立上り電圧ばらつきの統計解析(低電圧/低消費電力技術,新デバイス・回路とその応用)
• Takeuchiプロットを用いたHigh-k/Metal-Gate MOSFETのばらつき評価(低電圧/低消費電力技術,新デバイス・回路とその応用)
• 微細MOSトランジスタにおけるDIBLおよび電流立上り電圧ばらつきの統計解析(低電圧/低消費電力技術,新デバイス・回路とその応用)
• Takeuchiプロットを用いたHigh-k/Metal-Gate MOSFETのばらつき評価(低電圧/低消費電力技術,新デバイス・回路とその応用)
• 微細MOSトランジスタにおけるDIBLおよび電流立上り電圧ばらつきの統計解析
• Takeuchi プロットを用いた High-k/Metal-Gate MOSFET のばらつき評価
• 微細MOSトランジスタにおけるDIBLおよび電流立上り電圧ばらつきの統計解析
• Takeuchi プロットを用いた High-k/Metal-Gate MOSFET のばらつき評価
• ナノスケールMOSFETにおけるプラズマドーピングとレーザーアニールを適用した急峻SDEの検討
• ナノスケールMOSFETにおけるプラズマドーピングとレーザーアニールを適用した急峻SDEの検討

もっと見る 閉じる

スポンサーリンク