65nmノード世代に向けたHigh-kゲート絶縁膜(HfSiON)のCMOSFET設計(VLSI回路, デバイス技術(高速, 低電圧, 低電力))

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概要

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• ゲート絶縁膜にHfSiONを適用したsub-100nm CMOSFETを試作し、高い駆動電流を得るためのHf濃度の指針を示した。微細なMOSFETであるはどSiO_2に比べて駆動電流が劣化するが、Hf濃度を低くすることで高い駆動電流が得られる。しかし、ゲートリーク電流を低減するにはHf濃度を高くする必要があるため'許容されるゲートリーク電流の範囲でHf濃度を低くすることが求められる。ゲート長50nm CMOSトランジスタを試作し、EOT1.2nmでもO.7A/cm^2と低いゲートリーク電流で、駆動電流はnMOSで650μA/μm,pMOSで250μA/μmであり、これまでに報告されているhigh-k膜のsub-100nm CMOSFETを凌ぐ駆動力が得られた。

• 社団法人電子情報通信学会の論文
• 2003-08-15

著者

• 渡辺 健

  (株)東芝セミコンダクター社SoC研究開発センター

• 高柳 万里子

  (株)東芝セミコンダクター社SoC研究開発センター

• 石丸 一成

  (株)東芝セミコンダクター社SoC研究開発センター

• 石内 秀美

  (株)東芝セミコンダクター社SoC研究開発センター

• 石丸 一成

  (株)東芝セミコンダクター社半導体研究開発センター

• 石丸 一成

  (株)東芝セミコンダクター社

• 石内 秀美

  東芝 セミコンダクター社 半導体研究開発センター

• 石内 秀美

  (株)東芝

• 綱島 祥隆

  (株)東芝 セミコンダクター社

• 綱島 祥隆

  東芝 セミコンダクター社 プロセス技術推進センター

• 飯島 良介

  (株)東芝研究開発センター

• 飯島 良介

  東芝

• 綱島 祥隆

  (株)東芝

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