サブ100nm向けエレベートソース・ドレイン構造の設計指針
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概要
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高性能MOSFETを実現するため、選択シリコン成長プロセス (SEG) を用いた時のデバイス設計指針について詳細に述べる。SEGプロセスを用いることで、高濃度拡散層による短チャネル効果の改善、接合リーク、寄生抵抗の低減が可能となるが、この時エビタキシャルシリコン膜厚に応じたデバイス設計が不可欠であり、その最適化を行うことで高性能CMOSを実現できることを示す。また、ゲート上にもシリコン成長がなされる場合にはゲート空乏化の問題が生じることを指摘し、その対策のため、ゲート上にはシリコン成長させないプロセスの提案も行う。
- 社団法人電子情報通信学会の論文
- 2001-03-08
著者
-
大内 和也
(株)東芝セミコンダクター社SoC研究開発センター
-
外園 明
(株)東芝セミコンダクター社SoC研究開発センター
-
宮野 清孝
(株)東芝セミコンダクター社プロセス技術推進センター
-
豊島 義明
(株)東芝 セミコンダクター社SoC研究開発センター
-
外園 明
株式会社東芝セミコンダクター社半導体研究開発センター
-
大内 和也
SoC研究開発センター
-
宮野 清孝
(株)東芝 セミコンダクター社プロセス技術推進センター
-
宮野 清孝
東芝マイクロエレクトロニクス技術研究所
-
水島 一郎
株式会社東芝セミコンダクター社 プロセス技術推進センター
-
水島 一郎
東芝 セミコンダクター社 プロセス技術推進センター
-
水島 一郎
(株)東芝 研究開発センター
-
綱島 祥隆
(株)東芝 セミコンダクター社
-
綱島 祥隆
東芝 セミコンダクター社 プロセス技術推進センター
-
水島 一郎
東芝セミコンダクター社プロセス技術推進センター
-
水島 一郎
東芝セミコンダクター社 プロセス技術推進セ
-
外園 明
(株)東芝 セミコンダクター社 Soc研究開発センター
-
綱島 祥隆
(株)東芝
-
水島 一郎
(株)東芝 セミコンダクター社プロセス技術推進センター
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