HfSiONゲート絶縁膜のヒステリシスに寄与するトラップの解析(ゲート絶縁膜, 容量膜, 機能膜及びメモリ技術)
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概要
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HfSiON膜中の欠陥準位を評価することを目的に、その第一段階としてCVヒステリシスとキャリア注入量との相関について調査した。polySi電極をn型、p型に作り分けたHfSiON-MOSFETを作成して評価を行った。結果、電子の注入量がホールの注入量に比べて十分に多い場合は電子のトラップによる正のヒステリシスが支配的となり、ホールの注入量が電子の注入量とほぼ同程度の場合にはホールのトラップによる負のヒステリシスの一部を電子のトラップによる正のヒステリシスが相殺してヒステリシスが小さくなるという関係が見られた。注入量が同じ場合、電子注入よりもホール注入に対する場合の方がヒステリシスが大きく、電子・ホールそれぞれのトラップに寄与する欠陥準位や捕獲断面積などの違いを反映していると考えられる。
- 社団法人電子情報通信学会の論文
- 2005-06-03
著者
-
渡辺 健
(株)東芝セミコンダクター社SoC研究開発センター
-
高柳 万里子
(株)東芝セミコンダクター社SoC研究開発センター
-
石丸 一成
(株)東芝セミコンダクター社SoC研究開発センター
-
石内 秀美
(株)東芝セミコンダクター社SoC研究開発センター
-
石丸 一成
(株)東芝セミコンダクター社半導体研究開発センター
-
石丸 一成
(株)東芝セミコンダクター社
-
石内 秀美
東芝 セミコンダクター社 半導体研究開発センター
-
石内 秀美
(株)東芝
-
飯島 良介
(株)東芝研究開発センター
-
長友 浩二
(株)東芝セミコンダクター社SoC研究開発センター
-
飯島 良介
東芝
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