埋め込み素子/ウェル分離を用いた微細Full CMOS型SRAMの開発
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概要
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Full CMOS型セルのSRAMはTFT型セル等に比較して、配線層が少なくて済むうえに、低電圧におけるセル安定性、ソフトエラー耐性に優れる特性を持つが、N^+, P^+間隔の縮小が困難であることによるセル面積増大のため、大容量化に向かない問題があった。今回我々は、埋め込み型の素子分離と浅いウェル構造を組み合わせることにより、微細なN^+/P^+間隔と素子分離間隔を実現し、Full CMOS型セルで0.5μmルールの256kSRAMの試作を行うとともに、0.35μm世代ではTFT型セルと競合できるセル面積を実現できる見通しを得た。
- 社団法人電子情報通信学会の論文
- 1993-11-26
著者
-
各務 正一
株式会社東芝セミコンダクタ社
-
石丸 一成
(株)東芝セミコンダクター社半導体研究開発センター
-
松岡 史倫
東芝セミコンダクター社システムLSI事業部
-
五條堀 博
東芝
-
海野 ゆかり
東芝マイクロエレクトロニクス
-
松岡 史倫
東芝
-
五條堀 博
東芝半導体デバイス技術研究所
-
石丸 一成
東芝半導体デバイス技術研究所
-
小池 英敏
東芝半導体デバイス技術研究所
-
齊 学
東芝マイクロエレクトロニクス
-
松岡 史倫
東芝半導体デバイス技術研究所
-
各務 正一
東芝半導体デバイス技術研究所
-
海野 ゆかり
東芝マイクロエレクトロニクス(株)
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