ECC内蔵メモリマクロにおけるDFT技術(プロセッサ, DSP, 画像処理技術及び一般)

スポンサーリンク

概要

• 論文の詳細を見る

• ECC回路を内蔵したメモリマクロにおいて、ECC搭載に伴うテストコスト増加を回避するDFT技術を開発した。新しい方式ではハミングコードのデザインを工夫することによって、標準のBIST回路のテストで全ECC内蔵メモリ回路をテストすることができる。このECC技術は90nmプロセス技術を用いた512Kb SRAMマクロに搭載され、その効果が確認された。

• 社団法人電子情報通信学会の論文
• 2005-10-13

著者

• 大塚 伸朗

  (株)東芝セミコンダクター社SoC研究開発センター

• 平林 修

  株式会社東芝

• 武山 泰久

  株式会社東芝

• 櫛田 桂一

  株式会社東芝

• 大塚 伸朗

  (株)東芝 Soc研究開発センター

• 大塚 信朗

  東芝マイクロエレクトロニクス技術研究所

• 櫛田 桂一

  (株)東芝 SoC研究開発センター

• 平林 修

  (株)東芝 SoC研究開発センター

• 武山 泰久

  (株)東芝 SoC研究開発センター

• 武山 泰久

  株式会社東芝セミコンダクター社

• 櫛田 桂一

  株式会社東芝セミコンダクター社

• 平林 修

  株式会社東芝セミコンダクター社

• 平林 修

  (株)東芝セミコンダクター&ストレージ社ロジックLSI事業部

関連論文

• 招待講演 SRAMの技術動向と定負電位書込み回路を用いた32nm 0.149μm[2]セル低電圧コンフィギュラブルSRAM (集積回路)
• FinFETを用いたhp22nm node SRAMのロバストなデバイス設計(VLSI回路, デバイス技術(高速・低電圧・低消費電力))
• レベル可変ワード線ドライバを用いてプロセスばらつき耐性を向上した40nm CMOSプロセス0.179μm^2セル2電源SRAM(メモリ技術)
• 3.3V単一電源動作16Mb NOR FLASH MEMORY
• hp32nmノード以降に向けた周辺回路がBulk Planar FET及びメモリセルがBulk-FinFETで構成されたSRAM技術について(VLSI回路,デバイス技術(高速,低電圧,低消費電力))
• hp32nmノード以降に向けた周辺回路がBulk Planar FET及びメモリセルがBulk-FinFETで構成されたSRAM技術について(VLSI回路,デバイス技術(高速,低電圧,低消費電力))
• FinFETを用いたhp22nm node SRAMのロバストなデバイス設計(VLSI回路, デバイス技術(高速・低電圧・低消費電力))
• SRAMの技術動向と定負電位書込み回路を用いた32nm 0.149μm^2セル低電圧コンフィギュラブルSRAM(低電力SRAM/DRAM,メモリ(DRAM, SRAM,フラッシュ,新規メモリ)技術)
• ECC内蔵メモリマクロにおけるDFT技術(プロセッサ, DSP, 画像処理技術及び一般)
• ECC内蔵メモリマクロにおけるDFT技術(プロセッサ, DSP, 画像処理技術及び一般)
• ECC内蔵メモリマクロにおけるDFT技術(プロセッサ, DSP, 画像処理技術及び一般)
• ECC内蔵メモリマクロにおけるDFT技術(プロセッサ, DSP, 画像処理技術及び一般)
• レプリカセルバイアス技術を用いた低リークSRAMマクロ(VLSI回路, デバイス技術(高速・低電圧・低消費電力))
• レプリカセルバイアス技術を用いた低リークSRAMマクロ(VLSI回路, デバイス技術(高速・低電圧・低消費電力))
• ウエハレベルSRAM高速評価DFT技術
• ウエハレベルSRAM高速評価DFT技術
• ED2000-115 / SDM2000-97 / ICD2000-51 900MHz 18Mb DDR SRAM
• ED2000-115 / SDM2000-97 / ICD2000-51 900MHz 18Mb DDR SRAM
• ED2000-115 / SDM2000-97 / ICD2000-51 900MHz 18Mb DDR SRAM
• DDR仕様高速SRAM対応データバスアーキテクチャ
• DDR仕様高速SRAM対応データバスアーキテクチャ
• DDR仕様高速SRAM対応データバスアーキテクチャ
• 900MHz 18Mb DDR SRAM〔和文〕
• 2ポートアンチヒューズセルを格子状に配置した65nm Pure CMOSプロセスで搭載可能なOne-time Programmableメモリ(メモリ技術(DRAM,SRAM,フラッシュ,新規メモリー))
• デジタル化したレプリカビット線遅延を用いたランダムばらつきに強いSRAMセンスアンプタイミング生成回路(SRAM,メモリ(DRAM,SRAM,フラッシュ,新規メモリ)技術)
• CT-2-2 サブ0.5V時代に向けたSRAMの低電圧・低電力化技術(CT-2.サブ0.5V時代に向けた低電圧・低電力メモリ技術,チュートリアルセッション,ソサイエティ企画)
• 統計手法を利用した極低電圧SRAM向けセンスアンプタイミング生成回路(メモリ(DRAM,SRAM,フラッシュ,新規メモリ)技術)
• ビット線電力計算回路とデジタルLDOを使用した2電源SRAMの消費電力削減スキーム(メモリ(DRAM,SRAM,フラッシュ,新規メモリ)技術)

もっと見る 閉じる

スポンサーリンク