DDR仕様高速SRAM対応データバスアーキテクチャ

スポンサーリンク

概要

• 論文の詳細を見る

• 高速DDR(Double Data Rate) SRAMのためのデータバスアーキテクチャとして、センスアンプ入力ステージ、およびライトレジスタ間にバスコントローラを設けたアーキテクチャを提案する。これによりI/O-SRAMコア間でのスイッチング制御によるスピードの悪化、チップ面積の増大を抑えることができる。このアーキテクチャを用いた4.5Mb DDR-SRAMを設計し、2.5-V、typical条件下で600MHzのI/O周波数がシミュレーションにより得られた。またDDR-SRAMにおけるデータコヒーレンシの保持法についても議論する。

• 社団法人電子情報通信学会の論文
• 1998-10-16

著者

• 川澄 篤

  株式会社東芝

• 川澄 篤

  東芝セミコンダクター社

• 平林 修

  株式会社東芝

• 鈴木 東

  株式会社東芝

• 武山 泰久

  株式会社東芝

• 大塚 伸朗

  (株)東芝 Soc研究開発センター

• 大塚 信朗

  東芝マイクロエレクトロニクス技術研究所

• 泰田 浩

  (株)東芝セミコンダクター社先端メモリ開発センター

• 浜野 隆裕

  東芝マイクロエレクトロニクス(株)

• 平林 修

  東芝マイクロエレクトロニクス技術研究所

• 鈴木 東

  東芝マイクロエレクトロニクス技術研究所

• 川澄 篤

  東芝マイクロエレクトロニクス技術研究所

• 武山 泰久

  東芝マイクロエレクトロニクス技術研究所

• 泰田 浩

  東芝マイクロエレクトロニクス技術研究所

• 武山 泰久

  株式会社東芝セミコンダクター社

• 川澄 篤

  株式会社東芝セミコンダクター社

• 鈴木 東

  株式会社東芝セミコンダクター社

• 平林 修

  株式会社東芝セミコンダクター社

• 平林 修

  (株)東芝セミコンダクター&ストレージ社ロジックLSI事業部

関連論文

• 招待講演 SRAMの技術動向と定負電位書込み回路を用いた32nm 0.149μm[2]セル低電圧コンフィギュラブルSRAM (集積回路)
• FinFETを用いたhp22nm node SRAMのロバストなデバイス設計(VLSI回路, デバイス技術(高速・低電圧・低消費電力))
• レベル可変ワード線ドライバを用いてプロセスばらつき耐性を向上した40nm CMOSプロセス0.179μm^2セル2電源SRAM(メモリ技術)
• 3.3V単一電源動作16Mb NOR FLASH MEMORY
• SRAM : 低電圧化とばらつきへの挑戦(VLSI回路,デバイス技術(高速,低電圧,低消費電力))
• hp32nmノード以降に向けた周辺回路がBulk Planar FET及びメモリセルがBulk-FinFETで構成されたSRAM技術について(VLSI回路,デバイス技術(高速,低電圧,低消費電力))
• SRAM: 低電圧化とばらつきへの挑戦(VLSI回路,デバイス技術(高速,低電圧,低消費電力))
• hp32nmノード以降に向けた周辺回路がBulk Planar FET及びメモリセルがBulk-FinFETで構成されたSRAM技術について(VLSI回路,デバイス技術(高速,低電圧,低消費電力))
• FinFETを用いたhp22nm node SRAMのロバストなデバイス設計(VLSI回路, デバイス技術(高速・低電圧・低消費電力))
• SRAMの技術動向と定負電位書込み回路を用いた32nm 0.149μm^2セル低電圧コンフィギュラブルSRAM(低電力SRAM/DRAM,メモリ(DRAM, SRAM,フラッシュ,新規メモリ)技術)
• 2.5V 200MHzメガビットBiCMOS同期SRAM
• ECC内蔵メモリマクロにおけるDFT技術(プロセッサ, DSP, 画像処理技術及び一般)
• ECC内蔵メモリマクロにおけるDFT技術(プロセッサ, DSP, 画像処理技術及び一般)
• ECC内蔵メモリマクロにおけるDFT技術(プロセッサ, DSP, 画像処理技術及び一般)
• ECC内蔵メモリマクロにおけるDFT技術(プロセッサ, DSP, 画像処理技術及び一般)
• レプリカセルバイアス技術を用いた低リークSRAMマクロ(VLSI回路, デバイス技術(高速・低電圧・低消費電力))
• レプリカセルバイアス技術を用いた低リークSRAMマクロ(VLSI回路, デバイス技術(高速・低電圧・低消費電力))
• ウエハレベルSRAM高速評価DFT技術
• ウエハレベルSRAM高速評価DFT技術
• ED2000-115 / SDM2000-97 / ICD2000-51 900MHz 18Mb DDR SRAM
• ED2000-115 / SDM2000-97 / ICD2000-51 900MHz 18Mb DDR SRAM
• ED2000-115 / SDM2000-97 / ICD2000-51 900MHz 18Mb DDR SRAM
• DDR仕様高速SRAM対応データバスアーキテクチャ
• DDR仕様高速SRAM対応データバスアーキテクチャ
• DDR仕様高速SRAM対応データバスアーキテクチャ
• 900MHz 18Mb DDR SRAM〔和文〕
• 依頼講演 デジタル化したレプリカビット線遅延を用いたランダムばらつきに強いSRAMセンスアンプタイミング生成回路 (集積回路)
• 2ポートアンチヒューズセルを格子状に配置した65nm Pure CMOSプロセスで搭載可能なOne-time Programmableメモリ(メモリ技術(DRAM,SRAM,フラッシュ,新規メモリー))
• サスペンディッド・ビットライン読出し方式を用いた0.5V 5.5nsecアクセスタイム バルクCMOS 8T SRAM(SRAM,メモリ(DRAM,SRAM,フラッシュ,新規メモリ)技術)
• デジタル化したレプリカビット線遅延を用いたランダムばらつきに強いSRAMセンスアンプタイミング生成回路(SRAM,メモリ(DRAM,SRAM,フラッシュ,新規メモリ)技術)
• 超低消費電力LSI向けのSiN電荷捕獲層を有する新型V_自己調整MISFET(IEDM特集(先端CMOSデバイス・プロセス技術))
• ビット線振幅量を抑えるチャージシェア階層ビット線方式を用いた0.4V動作SRAM(依頼講演,メモリ(DRAM,SRAM,フラッシュ,新規メモリ)技術)
• CT-2-2 サブ0.5V時代に向けたSRAMの低電圧・低電力化技術(CT-2.サブ0.5V時代に向けた低電圧・低電力メモリ技術,チュートリアルセッション,ソサイエティ企画)
• 読出しビット線リミット機構を備えた40-nm 256-Kb サブ 10pJ/access動作8T SRAM(低電圧・高信頼SRAM,低電圧/低消費電力技術,新デバイス・回路とその応用)
• 読出しビット線リミット機構を備えた40-nm 256-Kb サブ 10pJ/access動作8T SRAM(低電圧・高信頼SRAM,低電圧/低消費電力技術,新デバイス・回路とその応用)
• スマート社会におけるメモリソリューションの今後の展望 : 新不揮発メモリはSRAM/DRAM/フラッシュを置き換える?(メモリ(DRAM,SRAM,フラッシュ,新規メモリ)技術)
• 統計手法を利用した極低電圧SRAM向けセンスアンプタイミング生成回路(メモリ(DRAM,SRAM,フラッシュ,新規メモリ)技術)
• ビット線電力計算回路とデジタルLDOを使用した2電源SRAMの消費電力削減スキーム(メモリ(DRAM,SRAM,フラッシュ,新規メモリ)技術)
• 非選択カラムのビット線電荷を有効利用するためのチャージコレクタ回路を搭載した13.8pJ/Access/Mbit SRAM(メモリ(DRAM,SRAM,フラッシュ,新規メモリ)技術)

もっと見る 閉じる

スポンサーリンク