2.5V 200MHzメガビットBiCMOS同期SRAM
スポンサーリンク
概要
- 論文の詳細を見る
200MHz以上の高速システムで用いる、メガビットSRAMの回路技術の検討を行った。書き込み後のビット線の回復が遅いことが原因で起こる、書き込み直後の読み出し遅延増加がサイクルタイムを律速させる問題と、クリティカルパスの高速化を検討した。提案するワード線リセットコントロール方式は、前者の問題に対して有効であることを示した。この新しいタイミングコントロール方式と2.5V BiCMOS技術を融合させたデコーダ、BiCMOSセンスアンプにより、クリティカルパスの高速化を行った。これらの回路技術により、200MHz以上で動作するメガビットSRAMの可能性を示した。また、電源電圧2.5V以下でのBiCMOS技術の優位性の可能性を示した。
- 社団法人電子情報通信学会の論文
- 1994-10-20
著者
関連論文
- 招待講演 SRAMの技術動向と定負電位書込み回路を用いた32nm 0.149μm[2]セル低電圧コンフィギュラブルSRAM (集積回路)
- レベル可変ワード線ドライバを用いてプロセスばらつき耐性を向上した40nm CMOSプロセス0.179μm^2セル2電源SRAM(メモリ技術)
- SRAMの技術動向と定負電位書込み回路を用いた32nm 0.149μm^2セル低電圧コンフィギュラブルSRAM(低電力SRAM/DRAM,メモリ(DRAM, SRAM,フラッシュ,新規メモリ)技術)
- 2.5V 200MHzメガビットBiCMOS同期SRAM
- ウエハレベルSRAM高速評価DFT技術
- ウエハレベルSRAM高速評価DFT技術
- ED2000-115 / SDM2000-97 / ICD2000-51 900MHz 18Mb DDR SRAM
- ED2000-115 / SDM2000-97 / ICD2000-51 900MHz 18Mb DDR SRAM
- ED2000-115 / SDM2000-97 / ICD2000-51 900MHz 18Mb DDR SRAM
- DDR仕様高速SRAM対応データバスアーキテクチャ
- DDR仕様高速SRAM対応データバスアーキテクチャ
- DDR仕様高速SRAM対応データバスアーキテクチャ
- 900MHz 18Mb DDR SRAM〔和文〕
- 依頼講演 デジタル化したレプリカビット線遅延を用いたランダムばらつきに強いSRAMセンスアンプタイミング生成回路 (集積回路)
- デジタル化したレプリカビット線遅延を用いたランダムばらつきに強いSRAMセンスアンプタイミング生成回路(SRAM,メモリ(DRAM,SRAM,フラッシュ,新規メモリ)技術)
- ビット線電力計算回路とデジタルLDOを使用した2電源SRAMの消費電力削減スキーム(メモリ(DRAM,SRAM,フラッシュ,新規メモリ)技術)