ECC内蔵メモリマクロにおけるDFT技術(プロセッサ, DSP, 画像処理技術及び一般)

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概要

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• ECC回路を内蔵したメモリマクロにおいて、ECC搭載に伴うテストコスト増加を回避するDFT技術を開発した。新しい方式ではハミングコードのデザインを工夫することによって、標準のBIST回路のテストで全ECC内蔵メモリ回路をテストすることができる。このECC技術は90nmプロセス技術を用いた512Kb SRAMマクロに搭載され、その効果が確認された。

• 一般社団法人情報処理学会の論文
• 2005-10-20

著者

• 大塚 伸朗

  (株)東芝セミコンダクター社SoC研究開発センター

• 平林 修

  株式会社東芝

• 武山 泰久

  株式会社東芝

• 櫛田 桂一

  株式会社東芝

• 大塚 伸朗

  (株)東芝 Soc研究開発センター

• 大塚 信朗

  東芝マイクロエレクトロニクス技術研究所

• 櫛田 桂一

  (株)東芝 SoC研究開発センター

• 平林 修

  (株)東芝 SoC研究開発センター

• 武山 泰久

  (株)東芝 SoC研究開発センター

• 武山 泰久

  株式会社東芝セミコンダクター社

• 櫛田 桂一

  株式会社東芝セミコンダクター社

• 平林 修

  株式会社東芝セミコンダクター社

• 平林 修

  (株)東芝セミコンダクター&ストレージ社ロジックLSI事業部

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