微細High-k/メタルゲートデバイスにおけるキャリア移動度とT_<inv>スケーリングの関係および22nmノードに向けたデバイス設計ガイドライン(低電圧/低消費電力技術、新デバイス・回路とその応用)

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概要

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T_<inv>スケーリングとチャネル内キャリア移動度劣化のトレードオフに関し、極微細MOSFETを用いた実験データに基づき解析を行った。ゲート長25nmまでのMOSFETにおけるドレイン駆動力I_<on>に対するN_sやV_<inj>、DIBLの影響を分離することで、T_<inv>スケーリングと共に増加するチャネル内キャリア移動度劣化に対し、N_s向上、DIBL抑制の効果が相対的に大きくなり、MOSFET設計の最適化を行うことで極微細MOSFETにおいてもスケーリングによる素子性能向上を得ることが可能であることを示す。更に、ゲートリーク電流の増加を抑制しつつT_<inv>スケーリングを可能とする界面層の適用により、I_<on>=1mA/μm、I_<off>=100nA/μm、L_g=25nm、V_<dd>=1.0V、A_<vt>=1.8mVμm、T_<inv>=1.13nmの素子性能を達成した。
社団法人電子情報通信学会の論文
2009-07-09

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