ビット線上に容量を配置した強誘電体メモリセル構造(F-COB)
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概要
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高速・低消費電力を実現する、強誘電体を用いた不揮発性メモリの高集積化実現のためには、メモリセル面積の縮小、強誘電体材料を含むプロセス統合の確立が必要である。従来セル構造では、二つのトランジスタと二つの強誘電体容量とで一つのセルを構成する、いわゆる2Tr./2Cap.が用いられており、また図1(b)および2(b)に示すように、セル内に空白領域が存在するため、セル面積が大きくなってしまう。メモリセル面積縮小の方法としては、1Tr./1Cap.を用い、強誘電体容量のPt下部電極とトランジスタとをポリシリコンプラグで接続するセル構造(PSC)が提案されている。この構造を用いる場合、Ptのシリサイド反応、プラグ等の酸化反応に対するバリア層が必要であるが、強誘電体の成膜が、高温・酸化雰囲気中で行われるため、厚いバリア膜が要求される。そのため、容量部による段差が増大することが懸念される。一方、強誘電体材料は還元反応により特性が劣化するので、CVD工程等により強誘電体が還元されるのを防がなければならない。本報告では、ピット線上に容量を配置するメモリセル構造(F-COB)および、強誘電体の劣化が少ない製造プロセスを提案する。
- 社団法人電子情報通信学会の論文
- 1995-09-05
著者
-
竹内 常雄
NECエレクトロニクスLSI基礎開発研究所
-
斉藤 忍
NECシステムデバイス研究所
-
中島 務
日本電気株式会社マイクロエレクトロニクス研究所 超高集積回路研究部
-
松木 武雄
Necマイクロエレクトロニクス研究所
-
田辺 伸広
NECエレクトロニクス株式会社生産事業本部先端プロセス事業部
-
小林 壮太
NEC
-
天沼 一志
NECシリコンシステム研究所
-
前島 幸彦
NECシリコンシステム研究所
-
宮坂 洋一
NEC基礎研究所
-
國尾 武光
Necマイクロエレクトロニクス研究所
-
斎藤 忍
Necエレクトロニクスlsi基礎開発研究所
-
林 喜宏
半導体MIRAI-ASET
-
田辺 伸広
NECマイクロエレクトロニクス研究所
-
斉藤 忍
NECマイクロエレクトロニクス研究所
-
竹内 常雄
NECマイクロエレクトロニクス研究所
-
小林 壮太
NECマイクロエレクトロニクス研究所
-
前島 幸彦
NECマイクロエレクトロニクス研究所
-
中島 務
NECマイクロエレクトロニクス研究所
-
林 喜宏
NECマイクロエレクトロニクス研究所
-
天沼 一志
NEC基礎研究所
-
長谷 卓
NEC基礎研究所
-
林 喜宏
マイクロエレクトロニクス研究所
-
長谷 卓
NECシステムデバイス研究所
-
林 喜宏
Necエレクトロニクス株式会社 Lsi基礎開発研究所
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