0.15μm CMOSトランジスタの特性
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概要
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ゲート長0.15μmのCMOSトランジスタを試作した。ゲートおよびソース・ドレイン部に寄生抵抗の低減のためにTiSi_2サリサイドを用い、ゲート電極の露光にEB露光を用いた。チャネル注入をゲート電極近傍のみに制限して接合容量を低減させたことにより、リングオシレータの測定では、0.15μmでの許容最高電圧1.9V(ホットキャリア特性よりの見積り)で33psのゲート遅延が得られた。遅延時間をSPICEシミュレーションで解析した結果、チャネル注入を制限することは、ソース・ドレイン部の面積がゲート長ほどにスケーリングされない場合の遅延時間および消費電力の低減に有効な手段であることが示された。
- 社団法人電子情報通信学会の論文
- 1994-07-27
著者
-
松木 武雄
Necマイクロエレクトロニクス研究所
-
山本 豊二
NEC(株)システムデバイス研究所
-
國尾 武光
Necマイクロエレクトロニクス研究所
-
田辺 昭
日本電気マイクロエレクトロニクス研究所
-
竹内 潔
日本電気マイクロエレクトロニクス研究所
-
山本 豊二
日本電気マイクロエレクトロニクス研究所
-
松木 武雄
日本電気マイクロエレクトロニクス研究所
-
國尾 武光
日本電気マイクロエレクトロニクス研究所
-
田辺 昭
通信・放送機構 仙台リサーチセンター
-
竹内 潔
NECエレクトロニクス株式会社LSI基礎開発研究所
-
竹内 潔
ルネサスエレクトロニクス(株)先行研究統括部
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