[特別招待論文]Sub-50-nm CMOSデバイス技術(VLSI回路, デバイス技術(高速, 低電圧, 低電力))
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概要
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高性能sub-50-nm CMOSデバイスを急峻なhalo構造により実現した.急峻halo構造は主に,高速昇降温スパイクアニール(High-Ramp-Rate Spike Annealing: HRR-SA)技術と,逆転ソース・ドレイン(Reverse-order s/D: R-S/D)形成技術を用いて形成した.その結果, 24/33-mm n/pMOSFETで,300 nA/μmのオフ電流と駆動電流800/400μA/μm (@1.2 V, T^<inv>_<ox> = 2.5 nm)の高速動作が得られた.さらに,ゲート長が24 nmのMOSFETにおけるエネルギー遅延積の電源電圧依存性から,今後必要なSub-1.0-V領域への低電圧化が進むと,halo構造の工夫だけは,高速化と低消費電力化の両立が困難になることが分かった.それを克服する技術としてダブルゲート電極技術を紹介し,一例として極微細FinFETの鳥瞰SEM写真を示した.
- 社団法人電子情報通信学会の論文
- 2003-08-15
著者
-
山本 豊二
MIRAI-ASET
-
若林 整
NEC
-
若林 整
NEC(株)システムデバイス研究所
-
山本 豊二
NEC(株)システムデバイス研究所
-
山本 豊二
NECシリコンシステム研究所
-
若林 整
NECラボラトリーズシステムデバイス・基礎研究本部シリコンシステム研究所
-
最上 徹
Nec シリコンシステム研究所
-
若林 整
ソニー(株)
-
最上 徹
Necシリコンシステム研究所
-
竹内 潔
NECシリコンシステム研究所
-
最上 徹
Necシステムデバイス研究所
-
竹内 潔
NECエレクトロニクス株式会社LSI基礎開発研究所
-
若林 整
NECシリコンシステム研究所
-
竹内 潔
ルネサスエレクトロニクス(株)先行研究統括部
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