Sub-50-nm CMOS技術と電源電圧最適化

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概要

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• 高性能Sub-50-nmCMOSデバイスを急峻なHalo構造により実現した。急峻Halo構造は、主に高速昇降温スパイクアニール(High-Ramp-Rate Spike Annealing;HRR-SA)技術と、逆転ソース・ドレイン(Reverse-order S/D;R-S/D)技術により形成し、10nA/μmのオフ電流において、高駆動電流(700/300μA/μm@1.2V)の45-nmCMOSが得られた。また、300nA/μmのオフ電流では、さらに微細な24/33-nm n/pMOSFETの高性能動作(800/400μA/μm@1.2V)が得られた。次にその24-nm nMOSFETを用い、ゲート遅延時間(CV/I)とエネルギー遅延積(C^2V^3/I)を指標として、電源電圧の最適化を行った。ゲート遅延時間を小さく維持でき、かつエネルギー遅延積を低減できる電圧は0.7V程度であることが分かった。

• 2002-01-14

著者

• 若林 整

  NEC

• 若林 整

  NEC(株)システムデバイス研究所

• 若林 整

  NECラボラトリーズシステムデバイス・基礎研究本部シリコンシステム研究所

• 若林 整

  ソニー(株)

• 若林 整

  NECシリコンシステム研究所

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