High-k絶縁膜の技術トレンド (マテリアルフォーカス:エレナノ 「High-K絶縁膜」を改質するマテリアル開発の技術トレンド)
スポンサーリンク
概要
著者
関連論文
- hp32/22nmノードに向けたFEOLの技術動向 (特集 半導体プロセスを支える製造・試験装置と材料)
- Sub-10-nm平面型 Bulk CMOS におけるS/D直接トンネル電流特性
- Sub-10-nm平面型Bulk CMOSにおけるS/D直接トンネル電流特性(IEDM特集(先端CMOSデバイス・プロセス技術))
- ED2000-114 / SDM2000-96 / ICD2000-50 伝送線路を用いたオンチップGHzクロック分配手法
- 伝送線路を用いたオンチップGHzクロック分配手法
- TiSi_2 膜形成における Si表面アモルファス化の効果とSEDAM法
- ダマシンゲートプロセスを用いた Top-Cut デュアルストレスライナーを有する高性能 Metal/High-k Gate MOSFETs
- ダマシンゲートプロセスを用いたtop-cutデュアルストレスライナーを有する高性能Metal/High-k Gate MOSFET(IEDM(先端CMOSデバイス・プロセス技術))
- [100]及び[110]基板上の埋め込みSiGe膜による歪みSiチャンネルを有する Metal/High-k ゲート電極MOSFETs
- (100)及び(110)基板上のeSiGeによる歪みSiチャネルを有するMetal/High-k Gate Stack MOSFETのデバイス特性(IEDM(先端CMOSデバイス・プロセス技術))
- 100MHz, 0.55mm^2, 2mW, 16-bスタック型積和演算器
- 0.25μm CMOS 0.9V 100MHz DSPコア
- DSPの低電力省面積技術
- ループフィルタをディジタル化した省面積PLL回路
- ED2000-114 / SDM2000-96 / ICD2000-50 伝送線路を用いたオンチップGHzクロック分配手法
- ED2000-114 / SDM2000-96 / ICD2000-50 伝送線路を用いたオンチップGHzクロック分配手法
- 100MHz, 0.55mm^2, 2mW, 16-bスタック型積和演算器
- [特別招待論文]Sub-50-nm CMOSデバイス技術(VLSI回路, デバイス技術(高速, 低電圧, 低電力))
- [特別招待論文]Sub-50-nm CMOSデバイス技術(VLSI回路, デバイス技術(高速, 低電圧, 低電力))
- Siトンネリング選択成長によるせり上げSDE構造を持つSub-10-nm CMOSデバイス(先端CMOSデバイス・プロセス技術)
- High-k絶縁膜の技術トレンド (マテリアルフォーカス:エレナノ 「High-K絶縁膜」を改質するマテリアル開発の技術トレンド)
- Sub-50-nm CMOS技術と電源電圧最適化
- マサチューセッツ工科大学滞在記
- [パネルディスカッション]デバイス・回路技術者協議 : ゲートリーク問題は誰が解くか?(VLSI回路, デバイス技術(高速, 低電圧, 低電力))
- [パネルディスカッション]デバイス・回路技術者協議 : ゲートリーク問題は誰が解くか?(VLSI回路, デバイス技術(高速, 低電圧, 低電力))