DSPの低電力省面積技術
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概要
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低消費電力とスループット向上の要求に対処するためには,電源電圧の低減と並列処理がキーとなる.本稿では,低電力省面積DSPの回路技術について述べる.図1に示すように16b乗算器,32b加算器,8kbSRAM,PLLなどDSPの主要部品から構成される.0.5Vから2.5Vで動作可能な電源電圧スケーラブルな回路とレベル変換I/O回路を用い,動作速度に応じて電源電圧の設定が可能な構成とした.0.25μmCMOS2層アルミ配線プロセスを用いて試作し,0.9V,100MHz動作時の消費電力は4mWである.
- 社団法人電子情報通信学会の論文
- 1995-03-27
著者
-
伊藤 浩
日本電気株式会社
-
古田 浩一朗
NEC
-
山品 正勝
Necラボラトリーズシステムデバイス・基礎研究本部シリコンシステム研究所
-
山品 正勝
Necシリコンシステム研究所 システムulsi研究部
-
山品 正勝
NEC Corporation
-
井倉 裕之
日本電気株式会社
-
若林 整
NECラボラトリーズシステムデバイス・基礎研究本部シリコンシステム研究所
-
最上 徹
NECラボラトリーズシステムデバイス・基礎研究本部シリコンシステム研究所
-
若林 整
NEC Corporation
-
最上 徹
NEC Corporation
-
堀内 忠彦
NEC Corporation
-
古田 浩一朗
NEC Corporation
-
中島 謙
NEC ULSIデバイス開発研究所
-
泉川 正則
NEC
-
中島 謙
NECマイクロエレクトロニクス研究所
-
泉川 正則
NEC Corporation
-
井倉 裕之
NEC Corporation
-
伊藤 浩
NEC Corporation
-
中島 謙
NEC Corporation
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