ループフィルタをディジタル化した省面積PLL回路
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概要
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プロセッサのキーコンポーネントの1つにPLL回路がある。ところが、PLLのループフィルタに用いる抵抗、容量は設計ルールが小さくなっても面積が小さくなりにくいため、省面積化が困難である。今回、ループフィルタ部をディジタル化することにより抵抗、容量を無くし、0.25μmCMOSプロセスで、チップ面積126μm×164μmという省面積を実現したPLL回路を開発したのでこれを報告する。
- 社団法人電子情報通信学会の論文
- 1995-03-27
著者
-
伊藤 浩
日本電気株式会社
-
古田 浩一朗
NEC
-
古田 浩一朗
Necマイクロエレクトロニクス研究所
-
山品 正勝
Necラボラトリーズシステムデバイス・基礎研究本部シリコンシステム研究所
-
山品 正勝
Necシリコンシステム研究所 システムulsi研究部
-
山品 正勝
Necマイクロエレクトロニクス研究所 システムulsi研究部
-
井倉 裕之
日本電気株式会社
-
若林 整
NECラボラトリーズシステムデバイス・基礎研究本部シリコンシステム研究所
-
最上 徹
NECラボラトリーズシステムデバイス・基礎研究本部シリコンシステム研究所
-
若林 整
NECマイクロエレクトロニクス研究所
-
最上 徹
NECマイクロエレクトロニクス研究所
-
中島 謙
NEC ULSIデバイス開発研究所
-
泉川 正則
NEC
-
泉川 正則
NECマイクロエレクトロニクス研究所
-
井倉 裕之
NECマイクロエレクトロニクス研究所
-
中島 謙
NECマイクロエレクトロニクス研究所
-
伊藤 浩
NECマイクロエレクトロニクス研究所システムULSI研究所
-
堀内 忠彦
NECマイクロエレクトロニクス研究所システムULSI研究所
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