2.7ns0.25μm CMOS 54x54b乗算器 : 設計・検証技術
スポンサーリンク
概要
- 論文の詳細を見る
0.25μmCMOS技術を用いて54x54ビット乗算器を開発した。二線式論理、高速ドミノ回路、パストランジスタ回路を用いて、2.7nsの遅延時間を達成した。本論文では、本乗算器の回路について紹介したあと、本乗算器のCompressor木を含むデータパスの設計、検証について述べる。
- 社団法人電子情報通信学会の論文
- 1998-09-22
著者
-
山品 正勝
NEC
-
乾 重人
Nec Corp.
-
萩原 靖彦
Nec Corp.
-
山品 正勝
Necシリコンシステム研究所 システムulsi研究部
-
山品 正勝
Nec シリコンシステム研究所
-
吉川 篤志
NEC
-
乾 重人
NECシリコンシステム研究所
-
村井 修三
NECコンピュータ事業部
-
中里 聡
NEC
-
萩原 靖彦
NECシリコンシステム研究所
-
吉川 篤志
NECシリコンシステム研究所
-
中里 聡
コンピュータ事業部
-
黒橋 学
北陸日本電気ソフトウエア株式会社
-
村井 修三
コンピュータ事業部
-
管波 和幸
北陸日本電気ソフトウエア株式会社
-
溜田 茂仁
コンピュータ事業部
-
青木 睦
コンピュータ事業部
-
吉川 篤志
三菱電機
-
管波 和幸
北陸日本電気ソフトウエア
関連論文
- 1チップMPEG-2 MP@MLビデオ符号化LSIにおけるクロック制御方式
- 290MFLOPSベクトルパイプラインプロセッサ
- 浮動小数点乗算器の実時間速度テスト方式
- 125MHz,41.7MFLOPSベクトル浮動小数点除算器
- 1GHz無制限位相調整が可能なディジタルDLL
- C-12-12 ディジタルDLLにおけるディレイライン制御方式の検討
- C-12-29 循環型加算器を用いた高速調停回路の提案
- Priority Queue Based Task Manager for Single Chip Parallel DSP
- 携帯マルチメディア端末向け低電力並列DSP
- ED2000-114 / SDM2000-96 / ICD2000-50 伝送線路を用いたオンチップGHzクロック分配手法
- 伝送線路を用いたオンチップGHzクロック分配手法
- 柔軟かつ高速な再構成を実現した動的再構成ロジックLSI
- C-12-34 動的再構成ロジックLSIの開発(2)
- C-12-33 動的再構成ロジックLSIの開発(1)
- リング状クロック線による低スキュークロック分配回路
- ActiveLinkメモリシステムの3Dレンダリングへの応用
- ゲーテッドクロックを用いた多ビットフリップフロップマクロによる電力削減
- クロック分配回路の電力消費に関する一考察
- 圧縮/伸張器混載DRAM
- MPEG-2符号化LSIにおける履歴適応型動きベクトル探索とそのハードウェア実現
- 1チップMPEG-2 MP@MLビデオエンコーダLSIの開発
- 1チップMPEG-2 MP@MLビデオ符号化LSIにおける省面積, 低消費電力, 動きベクトル探索器
- 1チップMPEG-2 MP@MLビデオ符号化LSIの開発
- 圧縮/伸張器混載DRAMの開発(3)
- 圧縮/伸張器混載DRAMの開発(2) : DARM部について
- 圧縮/伸張器混載DRAMの開発(1)
- プリスケーリングを用いた高速除算手法
- 高耐雑音、適応型ゲインVCOを用いた0.18μm CMOSホットスタンバイPLL
- 故障の自己検出・自律的再構成が可能なプログラマブル論理回路
- 高性能マイクロプロセッサを実現するクロック分配技術
- 500MHz 32ワード x32ビット 3ポートレジスタファイル
- 500MHz 0.4μm CMOS 32ワード×32ビット3ポートレジスタファイル
- 100MHz, 0.55mm^2, 2mW, 16-bスタック型積和演算器
- 0.25μm CMOS 0.9V 100MHz DSPコア
- DSPの低電力省面積技術
- ループフィルタをディジタル化した省面積PLL回路
- MOS電流モード(MCML)回路の消費電力特性の解析
- MOS電流モード回路を用いた適応型パイプライン技術(2)
- MOS電流モード回路を用いた適応型パイプライン技術(1)
- MOS電流モード回路を用いてデバイスばらつき、動作環境変化クロックスキューを補償するアダプティブパイプライン技術
- 30ビットパイプラインカウンタ回路
- 1.8GHz 1.6V MOS電流モード(MCML)フリップフロップ回路
- 500HMz,1.5%ジッタPLLクロック発生回路
- 500MHz32ビット0.4μm CMOS RISCマイクロプロセッサ
- ED2000-114 / SDM2000-96 / ICD2000-50 伝送線路を用いたオンチップGHzクロック分配手法
- ED2000-114 / SDM2000-96 / ICD2000-50 伝送線路を用いたオンチップGHzクロック分配手法
- 正負対称丸め積和演算器
- マルチメディア応用システムLSI
- 柔軟かつ高速な再構成を実現した動的再構成ロジックLSI
- 柔軟かつ高速な再構成を実現した動的再構成ロジックLSI
- 携帯マルチメディア端末向け低電力並列DSP
- 携帯マルチメディア端末向け低電力並列DSP
- 圧縮/伸張器混載DRAM
- 携帯マルチメディア端末向け低電力並列DSP
- 300MHz 16ビット 0.5μm BiCMOS DSP コアLSI
- 300MHz並列ベクトルパイプライン画像処理プロセッサ(マイクロ・プロセッサ,ニューラルネットワーク)
- 300MHz並列ベクトルパイプライン画像処理プロセッサ
- リング状クロック線による低スキュークロック分配回路
- クロックスキュー耐性のあるパイプラインレジスタ
- リング状クロック線による低スキュークロック分配方式
- MPEG-2符号化LSIにおける履歴適応型動きベクトル探索とそのハードウェア実現
- MPEG-2符号化LSIにおける履歴適応型動きベクトル探索とそのハードウェア実現
- 1GHz無制限位相調整が可能なディジタルDLL
- 1GHz無制限位相調整が可能なディジタルDLL
- ビデオ信号処理プロセッサ用50〜350MHzロックレンジプログラマブル・クロック発生回路
- 組込み向けマルチメディア処理プロセッサに適したスーパースカラ演算ユニットのアーキテクチャ
- LC-1 ラッチ変換による論理回路の遅延最適化(C. アーキテクチャ・ハードウェア)
- ドミノ論理合成の提案
- 高クロックスキュー耐性ラッチ設計手法
- トランジスタレベル等価性検証ツールEVERY7SPの開発
- トランジスタレベル等価性検証ツールEVERY7SPの開発
- トランジスタレベル等価性検証ツールEVERY7SPの開発
- C-12-11 浮動小数点乗算器 : 多相クロツク方式の原理と検証
- 2.7ns0.25μm CMOS 54x54b乗算器
- 2.7ns0.25μmCMOS54x54b乗算器 : 設計・検証技術
- 2.7ns0.25μm CMOS 54x54b乗算器 : 設計・検証技術
- 浮動小数点乗算器(2) : 54b整数乗算器
- 浮動小数点乗算器(1) : 高速化アルゴリズム
- サブクオータミクロン時代のLSI設計技術
- サブクオータミクロン時代のLSI設計技術
- サブクオータミクロン時代のLSI設計技術
- サブクオータミクロン時代のLSI設計技術
- サブクオータミクロン時代のLSI設計技術
- 100MHz, 0.55mm^2, 2mW, 16-bスタック型積和演算器
- 組込み向けマルチメディア処理プロセッサに適したスーパースカラ演算ユニットのアーキテクチャ
- 組込み向けマルチメディア処理プロセッサに適したスーパースカラ演算ユニットのアーキテクチャ
- SIMD演算器へのノルム計算命令組み込み手法の検討
- デバイスばらつきを補償する低電力エラスティックVtCMOS技術
- デバイスばらつきを補償する低電力エラスティックVt CMOS技術
- 500MHzRISCプロセッサにおける高速化アーキテクチャの検討
- メモリ集積型プロセッサIMAP-LSI
- 組み込みマイコンシステム設計の現状と課題
- 組み込みマイコンシステム設計の現状と課題I
- 低振幅低雑音入出力バッファ回路
- 高駆動能力階層短絡クロックツリー方式
- サブクオータミクロン時代のLSI設計技術