2.7ns0.25μmCMOS54x54b乗算器 : 設計・検証技術
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概要
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0.25μmCMOS技術を用いて54x54ビット乗算器を開発した。二線式論理、高速ドミノ回路、パストランジスタ回路を用いて、2.7nsの遅延時間を達成した。本論文では、本乗算器の回路について紹介したあと、本乗算器のCompressor木を含むデータパスの設計、検証について述べる。
- 社団法人電子情報通信学会の論文
- 1998-09-22
著者
-
山品 正勝
NEC
-
乾 重人
Nec Corp.
-
萩原 靖彦
Nec Corp.
-
山品 正勝
Necシリコンシステム研究所 システムulsi研究部
-
山品 正勝
Nec シリコンシステム研究所
-
吉川 篤志
NEC
-
乾 重人
NECシリコンシステム研究所
-
村井 修三
NECコンピュータ事業部
-
菅波 和幸
北陸日本電気ソフトウエア株式会社
-
中里 聡
NEC
-
萩原 靖彦
NECシリコンシステム研究所
-
吉川 篤志
NECシリコンシステム研究所
-
黒橋 学
北陸日本電気ソフトウエア株式会社
-
管波 和幸
北陸日本電気ソフトウエア株式会社
-
溜田 茂仁
コンピュータ事業部
-
青木 睦
コンピュータ事業部
-
中里 聡
NECコンピュータ事業部
-
溜田 茂仁
NECコンピュータ事業部
-
青木 睦
NECコンピュータ事業部
-
吉川 篤志
三菱電機
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