浮動小数点乗算器の実時間速度テスト方式

概要

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LSIの高速化に伴い、実動作環境でのLSIの遅延時間を製造前に見積もることが困難になった。これは以下の理由による。LSIの機能・消費電力増加により、電源・グランドにバウンスノイズが現れ、回路の遅延時間を左右する。多層配線・高密度配線が可能になり、信号配線間カップリング容量が増加し、隣接する配線の動作タイミングによって配線遅延が変化する。パストランジスタ、ダイナミック回路等の様々な回路技術が混在して採用されるようになった。これらの回路の遅延時間は電源電圧や温度、トランジスタのばらつきなどに固有の依存性を示す。回路シミュレーションと組み合わせたバックアノテーション技術は高速LSIの開発に必須であるが、b)の解析には多大なCPU時間を要し,c)はライブラリ構築を困難にする。これらの困難に対するexhaustiveなアプローチとして、実時間で計算の妥当性を確認できる浮動小数点(FP)演算器を開発した。その中で、FP乗算器のテスト手法について報告する。
社団法人電子情報通信学会の論文
1996-09-18