高駆動能力階層短絡クロックツリー方式
スポンサーリンク
概要
- 論文の詳細を見る
高周波数クロック信号には,急峻な立ち上がり立ち下がり特性と低スキューの実現が望まれる.我々は,低オン抵抗・低入力容量バッファリングを行った高駆動能力階層短絡クロックツリー方式を提案し, 500 MHz RISCプロセッサに適用した.以下では,シュミレーション結果を示し,本方式の効果を明らかにする.
- 社団法人電子情報通信学会の論文
- 1994-09-26
著者
-
野村 昌弘
Necエレクトロニクス(株)lsi基礎開発研究所
-
山品 正勝
NEC
-
山田 八郎
NEC
-
山田 八郎
NECマイクロエレクトロニクス研究所
-
山品 正勝
Necシリコンシステム研究所 システムulsi研究部
-
鈴木 一正
NECシリコンシステム研究所
-
野村 昌弘
STARC
-
鈴木 一正
Nec
-
野村 昌弘
Nec
関連論文
- 1チップMPEG-2 MP@MLビデオ符号化LSIにおけるクロック制御方式
- 290MFLOPSベクトルパイプラインプロセッサ
- 浮動小数点乗算器の実時間速度テスト方式
- 125MHz,41.7MFLOPSベクトル浮動小数点除算器
- フラッシュ連想メモリ(Flash CAM)検索センスアンプの開発
- 1Mb 2Tr/bitフラッシュ連想メモリ(Flash CAM)
- 1Mbit 2Tr/bitフラッシュ内容アドレスメモリ : Flash CAM
- 1GHz無制限位相調整が可能なディジタルDLL
- C-12-12 ディジタルDLLにおけるディレイライン制御方式の検討
- C-12-29 循環型加算器を用いた高速調停回路の提案
- Priority Queue Based Task Manager for Single Chip Parallel DSP
- 携帯マルチメディア端末向け低電力並列DSP
- ED2000-114 / SDM2000-96 / ICD2000-50 伝送線路を用いたオンチップGHzクロック分配手法
- 伝送線路を用いたオンチップGHzクロック分配手法
- 柔軟かつ高速な再構成を実現した動的再構成ロジックLSI
- C-12-34 動的再構成ロジックLSIの開発(2)
- C-12-33 動的再構成ロジックLSIの開発(1)
- リング状クロック線による低スキュークロック分配回路
- ActiveLinkメモリシステムの3Dレンダリングへの応用
- ゲーテッドクロックを用いた多ビットフリップフロップマクロによる電力削減
- クロック分配回路の電力消費に関する一考察
- 圧縮/伸張器混載DRAM
- MPEG-2符号化LSIにおける履歴適応型動きベクトル探索とそのハードウェア実現
- 1チップMPEG-2 MP@MLビデオエンコーダLSIの開発
- 1チップMPEG-2 MP@MLビデオ符号化LSIにおける省面積, 低消費電力, 動きベクトル探索器
- 1チップMPEG-2 MP@MLビデオ符号化LSIの開発
- 圧縮/伸張器混載DRAMの開発(3)
- 圧縮/伸張器混載DRAMの開発(2) : DARM部について
- 圧縮/伸張器混載DRAMの開発(1)
- プリスケーリングを用いた高速除算手法
- 高耐雑音、適応型ゲインVCOを用いた0.18μm CMOSホットスタンバイPLL
- 3.ディジタル集積回路における素子ばらつきの影響と対策(CMOSデバイスの微細化に伴う特性ばらつきの増大とその対策)
- 故障の自己検出・自律的再構成が可能なプログラマブル論理回路
- 高性能マイクロプロセッサを実現するクロック分配技術
- 500MHz 32ワード x32ビット 3ポートレジスタファイル
- 500MHz 0.4μm CMOS 32ワード×32ビット3ポートレジスタファイル
- 100MHz, 0.55mm^2, 2mW, 16-bスタック型積和演算器
- 0.25μm CMOS 0.9V 100MHz DSPコア
- DSPの低電力省面積技術
- ループフィルタをディジタル化した省面積PLL回路
- MOS電流モード(MCML)回路の消費電力特性の解析
- MOS電流モード回路を用いた適応型パイプライン技術(2)
- MOS電流モード回路を用いた適応型パイプライン技術(1)
- MOS電流モード回路を用いてデバイスばらつき、動作環境変化クロックスキューを補償するアダプティブパイプライン技術
- 30ビットパイプラインカウンタ回路
- 1.8GHz 1.6V MOS電流モード(MCML)フリップフロップ回路
- 500HMz,1.5%ジッタPLLクロック発生回路
- 500MHz32ビット0.4μm CMOS RISCマイクロプロセッサ
- ダイナミック協働型ドライブ技術を用いた双方向バスリピータの自動方向制御方式(VLSI回路,デバイス技術(高速,低電圧,低電力))
- ダイナミック協働型ドライブ技術を用いた双方向バスリピータの自動方向制御方式(VLSI回路,デバイス技術(高速,低電圧,低電力))
- ED2000-114 / SDM2000-96 / ICD2000-50 伝送線路を用いたオンチップGHzクロック分配手法
- ED2000-114 / SDM2000-96 / ICD2000-50 伝送線路を用いたオンチップGHzクロック分配手法
- 正負対称丸め積和演算器
- DVFSのための電圧ステップ幅制御およびリファレンス電圧制御を用いた高速電源電圧制御方式(学生・若手研究会)
- C-12-13 先端CMOSプロセス向けSRAM開発におけるSRAMセル諸特性の効率的ばらつき評価手法(C-12.集積回路,一般セッション)
- CMOS回路の低電圧化はどうすすめるべきか(VLSI回路,デバイス技術(高速,低電圧,低電力))
- CMOS回路の低電圧化はどうすすめるべきか(VLSI回路,デバイス技術(高速,低電圧,低電力))
- 柔軟かつ高速な再構成を実現した動的再構成ロジックLSI
- 柔軟かつ高速な再構成を実現した動的再構成ロジックLSI
- 携帯マルチメディア端末向け低電力並列DSP
- 携帯マルチメディア端末向け低電力並列DSP
- 圧縮/伸張器混載DRAM
- 携帯マルチメディア端末向け低電力並列DSP
- キャッシュープロセッサカプッリング : 高速/高バンド幅オンチップデータキャッシュ設計法の一提案
- 300MHz 16ビット 0.5μm BiCMOS DSP コアLSI
- 300MHz並列ベクトルパイプライン画像処理プロセッサ(マイクロ・プロセッサ,ニューラルネットワーク)
- 300MHz並列ベクトルパイプライン画像処理プロセッサ
- ビデオ信号処理プロセッサ用50〜350MHzロックレンジプログラマブル・クロック発生回路
- 組込み向けマルチメディア処理プロセッサに適したスーパースカラ演算ユニットのアーキテクチャ
- ドミノ論理合成の提案
- 高クロックスキュー耐性ラッチ設計手法
- C-12-11 浮動小数点乗算器 : 多相クロツク方式の原理と検証
- 2.7ns0.25μm CMOS 54x54b乗算器
- 2.7ns0.25μmCMOS54x54b乗算器 : 設計・検証技術
- 2.7ns0.25μm CMOS 54x54b乗算器 : 設計・検証技術
- 浮動小数点乗算器(2) : 54b整数乗算器
- 浮動小数点乗算器(1) : 高速化アルゴリズム
- Dynamic Voltage & Frequency scaling : ディープサブ100-nmを救えるか!(電源制御,パワーゲーティング,VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- 消費エネルギー最小化のための最適電源電圧決定回路(電源制御,パワーゲーティング,VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- Dynamic Voltage & Frequency Scaling : ディープサブ100-nmを救えるか!(電源制御,パワーゲーティング, VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- 消費エネルギー最小化のための最適電源電圧決定回路(電源制御,パワーゲーティング, VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- 次世代SRAMのために再定義した書き込みマージン(新メモリ技術とシステムLSI)
- 動作時および待機時における電源電圧およびしきい電圧の制御による消費電力最小化のためのモニタリング方式(VLSI回路, デバイス技術(高速・低電圧・低消費電力))
- 動作時および待機時における電源電圧およびしきい電圧の制御による消費電力最小化のためのモニタリング方式(VLSI回路, デバイス技術(高速・低電圧・低消費電力))
- 低電圧時の安定高速動作を実現するノイズマージンフリーSRAM技術(新メモリ技術, メモリ応用技術, 一般, ISSCC特集1 SRAM)
- 低電圧時の安定高速動作を実現するノイズマージンフリーSRAM技術
- サブ100nm世代におけるGHz動作SRAMマクロのためのセンス方式(新メモリ,メモリ応用技術,一般)
- C-12-38 マルチメディアRISCプロセッサに搭載したRambus DRAMコントローラの命令プリフェッチ機能と性能評価
- 組込み向けマルチメディア処理プロセッサに適したスーパースカラ演算ユニットのアーキテクチャ
- 組込み向けマルチメディア処理プロセッサに適したスーパースカラ演算ユニットのアーキテクチャ
- SIMD演算器へのノルム計算命令組み込み手法の検討
- 機能メモリのアーキテクチャとその並列計算への応用 2. 集積回路技術からみた機能メモリの現状と展望
- 500MHzRISCプロセッサにおける高速化アーキテクチャの検討
- メモリ集積型プロセッサIMAP-LSI
- 画像処理に適した汎用プロセッサ用演算器の一検討
- Rambus DRAMを主記憶に採用したマルチメディア指向RISCプロセッサ
- マルチメディアプロセッサのRambus DRAMコントローラ
- 低振幅低雑音入出力バッファ回路
- 高駆動能力階層短絡クロックツリー方式
- 高密度SRAMの微細化を可能とする階層セルアーキテクチャと多段階ワード線制御方式(SRAM,メモリ(DRAM,SRAM,フラッシュ,新規メモリ)技術)