キャッシュープロセッサカプッリング : 高速/高バンド幅オンチップデータキャッシュ設計法の一提案
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概要
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キャッシュープロセッサカップリングと呼ぶ新しいデータキャッシュのアーキテクチャと回路技術を提案する。キャッシュープロセッサカップリングでは、並列アーキテクチャと高速回路技術を開発することにより、アドレス処理速度を従来より51%高速化することが可能となった。また、従来のキャッシュープロセッサ間のデータ転送バンド幅を8倍に拡大する新しいインストラクションを提案するとともに、データ転送時の1ビット当たりの消費電力を従来の1, 25に低減する回路技術を示した。SPICEシミュレーションによる遅延時間は、16KBのキャッシュに対して、アドレス処理、キャッシュアクセス、レジスタアクセスが、それぞれ1.8nsである(0.4μmCMOS)。
- 社団法人電子情報通信学会の論文
- 1994-10-20
著者
-
山田 八郎
日本電気(株)マイクロエレクトロニクス研究所
-
山田 八郎
NECマイクロエレクトロニクス研究所
-
井上 俊明
川崎市公害研究所
-
本村 真人
NECシリコンシステム研究所
-
本村 真人
日本電気株式会社
-
井上 俊明
日本電気株式会社マイクロエレクトロニクス研究所
-
小長谷 明彦
日本電気株式会社C&C研究所
-
井上 俊明
NEC
-
本村 真人
NECマイクロエレクトロニクス研究所
-
小長谷 明彦
北陸先端科学技術大学院大学知識科学研究科
-
井上 俊明
NECシリコンシステム研究所
-
小長谷 明彦
日本電気 C&c研
-
井上 俊明
日本電気株式会社
-
本村 真人
日本電気(株)マイクロエレクトロニクス研究所システムULSI研究部
-
小長谷 明彦
日本電気
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