順序付きマルチスレッドアーキテクチャのプログラミングモデルと評価
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概要
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1チップ化を前提としたスレッドレベル並列処理プロセッサVIRC (Virtual Register Set Computer) のプログラミングモデルと本モデルに従ってコーデイングした評価結果について報告する. VIRCでは, 限られたプロセッシングユニット (PU) で効率的なスレッドレベル並列実行を行うために, 順序付きマルチスレッド (Ordered Multithreading) モデルと仮想レジスタセット (Virtual Register Set) アーキテクチャを採用している. また, 手続き呼び出し単位でスレッド化を行い, スレッド間の仮想制御フローを保つことにより, 逐次実行セマンティクスを保証する. さらに, アーキテクチャの持つ動的なスレッド数制御および負荷分散機構を活用することにより, 実行時のオーバヘッドを最小化できるという特徴がある. シミュレーションによる評価では, データ並列性の多いMPEG2デコーダで4PU時に3.0倍, 制御並列が中心となるクイックソートの場合でも4PU時に2.0〜2.7倍の性能向上を確認し, 本プログラミングモデルの汎用性と有効性を実証した.
- 社団法人情報処理学会の論文
- 1997-09-15
著者
-
鳥居 淳
Nec
-
本村 真人
NECシリコンシステム研究所
-
鳥居 淳
NEC C&Cメディア研究所
-
鈴木 研司
NEC情報システムズ
-
本村 真人
NECマイクロエレクトロニクス研究所
-
小長谷 明彦
NEC C&C研究所
-
小長谷 明彦
Nec C&c研究所
-
小長谷 明彦
北陸先端科学技術大学院大学知識科学研究科
-
近藤 真己
株式会社nec情報システムズ
-
近藤 真巳
Nec情報システムズ
-
鳥居 淳
Nec C&cメディア研究所
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