柔軟かつ高速な再構成を実現した動的再構成ロジックLSI
スポンサーリンク
概要
- 論文の詳細を見る
リコンフィギュラブルコンピューティングのキーデバイスを目指して動的再構成ロジック(DRL) LSIを開発した。DRLは、処理の実行中に、チップの任意の部分を自律的に再構成することができる。再構成時間は4.6nsと非常に高速であり、動作サイクル内で再構成可能である。本稿では、DRLの特徴を概観するとともに、DRLへの応用のマッピング手法について考察を加える。また、応用例としてデータ暗号標準(DES)を取り上げ、そのマッピングの実際と性能評価結果について報告する。マイクロプロセッサによる処理と比較して、エネルギーで600倍、実行時間で約6倍の優位性を確認した。
- 社団法人電子情報通信学会の論文
- 1999-06-24
著者
-
野村 昌弘
Necエレクトロニクス(株)lsi基礎開発研究所
-
伊藤 浩
日本電気株式会社
-
水野 正之
NECデバイスプラットフォーム研究所
-
古田 浩一朗
NEC
-
山品 正勝
NEC
-
山品 正勝
Necラボラトリーズシステムデバイス・基礎研究本部シリコンシステム研究所
-
山品 正勝
日本電気株式会社
-
山品 正勝
Necシリコンシステム研究所 システムulsi研究部
-
山品 正勝
Nec シリコンシステム研究所
-
水野 正之
日本電気株式会社デバイスプラットフォーム研究所
-
水野 正之
日本電気株式会社
-
本村 真人
NECシリコンシステム研究所
-
安生 健一朗
NECラボラトリーズシステムデバイス・基礎研究本部シリコンシステム研究所
-
古田 浩一朗
日本電気株式会社
-
藤井 太郎
日本電気株式会社
-
本村 真人
日本電気株式会社
-
野村 昌弘
日本電気株式会社
-
安生 健一朗
日本電気株式会社
-
若林 一敏
日本電気株式会社
-
広田 義則
日本電気株式会社
-
中澤 陽悦
日本電気株式会社
-
本村 真人
Nec シリコンシステム研究所
-
藤井 太郎
NECシリコンシステム研究所
-
本村 真人
NECマイクロエレクトロニクス研究所
-
中澤 陽悦
日本電気(株)デバイスプラットフォーム研究所
-
中沢 陽悦
Nec Corporation
-
若林 一敏
日本電気株式会社 C&c メディア研究所
-
広田 義則
Nec R&dサポートセンター
-
野村 昌弘
STARC
-
廣田 義則
Nec R&dサポートセンター
-
野村 昌弘
日本電気株式会社デバイスプラットフォーム研究所
-
野村 昌弘
半導体理工学研究センター(starc)
関連論文
- 電力回生機能を有する0.2mm^2,27Mbps,3mW ADC/FFT-less周波数多重Body-Area-Network受信器の開発(アナログ,アナデジ混載,RF及びセンサインタフェース回路)
- 周期的同期方式によるマルチコアSOCプラットフォーム向けクロッキング・アーキテクチャ(PLL,クロック,VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- 周期的同期方式によるマルチコアSOCプラットフォーム向けクロッキング・アーキテクチャ(PLL,クロック, VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- 1チップMPEG-2 MP@MLビデオ符号化LSIにおけるクロック制御方式
- 1GHz無制限位相調整が可能なディジタルDLL
- C-12-12 ディジタルDLLにおけるディレイライン制御方式の検討
- Priority Queue Based Task Manager for Single Chip Parallel DSP
- 携帯マルチメディア端末向け低電力並列DSP
- シンボル内適応間欠動作を有する2.4GHz ISM帯ディジタルCMOS無線トランシーバの開発(ディジタル・情報家電,放送用,ゲーム機用システムLSI,回路技術(一般,超高速・低電力・高機能を目指した新アーキテクチャ))
- ED2000-114 / SDM2000-96 / ICD2000-50 伝送線路を用いたオンチップGHzクロック分配手法
- 伝送線路を用いたオンチップGHzクロック分配手法
- 柔軟かつ高速な再構成を実現した動的再構成ロジックLSI
- C-12-34 動的再構成ロジックLSIの開発(2)
- C-12-33 動的再構成ロジックLSIの開発(1)
- リング状クロック線による低スキュークロック分配回路
- ActiveLinkメモリシステムの3Dレンダリングへの応用
- ゲーテッドクロックを用いた多ビットフリップフロップマクロによる電力削減
- クロック分配回路の電力消費に関する一考察
- 圧縮/伸張器混載DRAM
- 1チップMPEG-2 MP@MLビデオ符号化LSIにおける省面積, 低消費電力, 動きベクトル探索器
- 1チップMPEG-2 MP@MLビデオ符号化LSIの開発
- 4. 動的再構成プロセッサ(DRP)(実例, 新世代マイクロプロセッサアーキテクチャ(後編))
- 動的な部分再構成デバイスを用いた仮想ハードウェアシステム
- 圧縮/伸張器混載DRAMの開発(3)
- 圧縮/伸張器混載DRAMの開発(2) : DARM部について
- 圧縮/伸張器混載DRAMの開発(1)
- プリスケーリングを用いた高速除算手法
- 高耐雑音、適応型ゲインVCOを用いた0.18μm CMOSホットスタンバイPLL
- 3.ディジタル集積回路における素子ばらつきの影響と対策(CMOSデバイスの微細化に伴う特性ばらつきの増大とその対策)
- 故障の自己検出・自律的再構成が可能なプログラマブル論理回路
- 高性能マイクロプロセッサを実現するクロック分配技術
- 500MHz 32ワード x32ビット 3ポートレジスタファイル
- 500MHz 0.4μm CMOS 32ワード×32ビット3ポートレジスタファイル
- 100MHz, 0.55mm^2, 2mW, 16-bスタック型積和演算器
- 0.25μm CMOS 0.9V 100MHz DSPコア
- DSPの低電力省面積技術
- ループフィルタをディジタル化した省面積PLL回路
- MOS電流モード(MCML)回路の消費電力特性の解析
- MOS電流モード回路を用いた適応型パイプライン技術(2)
- MOS電流モード回路を用いた適応型パイプライン技術(1)
- MOS電流モード回路を用いてデバイスばらつき、動作環境変化クロックスキューを補償するアダプティブパイプライン技術
- 30ビットパイプラインカウンタ回路
- 1.8GHz 1.6V MOS電流モード(MCML)フリップフロップ回路
- 500HMz,1.5%ジッタPLLクロック発生回路
- 500MHz32ビット0.4μm CMOS RISCマイクロプロセッサ
- ダイナミック協働型ドライブ技術を用いた双方向バスリピータの自動方向制御方式(VLSI回路,デバイス技術(高速,低電圧,低電力))
- 高性能低電力ロジック製品 やわらかいハードウェアを実現するSTP(Stream Transpose)エンジン (電子デバイス特集)
- 電力回生機能を有する0.2mm^2,27Mbps,3mW ADC/FFT-less周波数多重Body-Area-Network受信器の開発(アナログ,アナデジ混載,RF及びセンサインタフェース回路)
- ダイナミック協働型ドライブ技術を用いた双方向バスリピータの自動方向制御方式(VLSI回路,デバイス技術(高速,低電圧,低電力))
- ED2000-114 / SDM2000-96 / ICD2000-50 伝送線路を用いたオンチップGHzクロック分配手法
- ED2000-114 / SDM2000-96 / ICD2000-50 伝送線路を用いたオンチップGHzクロック分配手法
- 正負対称丸め積和演算器
- DVFSのための電圧ステップ幅制御およびリファレンス電圧制御を用いた高速電源電圧制御方式(学生・若手研究会)
- C-12-13 先端CMOSプロセス向けSRAM開発におけるSRAMセル諸特性の効率的ばらつき評価手法(C-12.集積回路,一般セッション)
- CMOS回路の低電圧化はどうすすめるべきか(VLSI回路,デバイス技術(高速,低電圧,低電力))
- CMOS回路の低電圧化はどうすすめるべきか(VLSI回路,デバイス技術(高速,低電圧,低電力))
- 動的な部分再構成デバイスを用いた仮想ハードウェアシステム
- 動的な部分再構成デバイスを用いた仮想ハードウェアシステム
- 柔軟かつ高速な再構成を実現した動的再構成ロジックLSI
- 柔軟かつ高速な再構成を実現した動的再構成ロジックLSI
- 300MHz 16ビット 0.5μm BiCMOS DSP コアLSI
- 300MHz並列ベクトルパイプライン画像処理プロセッサ(マイクロ・プロセッサ,ニューラルネットワーク)
- 300MHz並列ベクトルパイプライン画像処理プロセッサ
- リング状クロック線による低スキュークロック分配回路
- クロックスキュー耐性のあるパイプラインレジスタ
- 1GHz無制限位相調整が可能なディジタルDLL
- 1GHz無制限位相調整が可能なディジタルDLL
- C-12-6 誘導結合チップ間リンクの通信距離拡張技術(C-12.集積回路,一般セッション)
- 高機能FFによる微小遅延故障検出技術の小面積化手法(インダストリアルセッション,設計/テスト/検証)
- C-12-7 高信頼なLSIを実現するための微小遅延欠陥検出技術(C-12.集積回路,一般セッション)
- Dynamic Voltage & Frequency scaling : ディープサブ100-nmを救えるか!(電源制御,パワーゲーティング,VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- 消費エネルギー最小化のための最適電源電圧決定回路(電源制御,パワーゲーティング,VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- Dynamic Voltage & Frequency Scaling : ディープサブ100-nmを救えるか!(電源制御,パワーゲーティング, VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- 消費エネルギー最小化のための最適電源電圧決定回路(電源制御,パワーゲーティング, VLSI回路,デバイス技術(高速,低電圧,低消費電力))
- 次世代SRAMのために再定義した書き込みマージン(新メモリ技術とシステムLSI)
- 動作時および待機時における電源電圧およびしきい電圧の制御による消費電力最小化のためのモニタリング方式(VLSI回路, デバイス技術(高速・低電圧・低消費電力))
- 動作時および待機時における電源電圧およびしきい電圧の制御による消費電力最小化のためのモニタリング方式(VLSI回路, デバイス技術(高速・低電圧・低消費電力))
- 低電圧時の安定高速動作を実現するノイズマージンフリーSRAM技術(新メモリ技術, メモリ応用技術, 一般, ISSCC特集1 SRAM)
- 低電圧時の安定高速動作を実現するノイズマージンフリーSRAM技術
- サブ100nm世代におけるGHz動作SRAMマクロのためのセンス方式(新メモリ,メモリ応用技術,一般)
- C-12-38 マルチメディアRISCプロセッサに搭載したRambus DRAMコントローラの命令プリフェッチ機能と性能評価
- 100MHz, 0.55mm^2, 2mW, 16-bスタック型積和演算器
- スーパーコンピュータSXにおける熱設計およびオンチップ温度観測(高性能プロセッサ・システムLSIの実装設計,デザインガイア2008-VLSI設計の新しい大地)
- スーパーコンピュータSXにおける熱設計およびオンチップ温度観測(高性能プロセッサ・システムLSIの実装設計,デザインガイア2008-VLSI設計の新しい大地)
- 2008年VLSI回路シンポジウム報告
- C-12-63 サブスレッショルド電流を用いた小面積・低電力・デジタル出力温度センサ(C-12.集積回路,一般セッション)
- 高信頼なLSIを実現するための微小遅延欠陥検出技術(低電圧/低消費電力技術,新デバイス・回路とその応用)
- 高信頼なLSIを実現するための微小遅延欠陥検出技術(低電圧/低消費電力技術,新デバイス・回路とその応用)
- RFテスト・診断向け小面積RF信号品質観測マクロの開発(チップ・パッケージ・ボードにおけるパワーインテグリティの設計評価,LSIシステムの実装・モジュール化・インタフェース技術、テスト技術、一般)
- RFテスト・診断向け小面積RF信号品質観測マクロの開発(チップ・パッケージ・ボードにおけるパワーインテグリティの設計評価,LSIシステムの実装・モジュール化・インタフェース技術、テスト技術、一般)
- ジッタオーバサンプリング技術を用いた1ps分解能ジッタ測定マクロの開発(VLSI一般(ISSCC2006特集))
- 多分割アレイ構造を有する30ns 256Mb DRAM
- SIMD演算器へのノルム計算命令組み込み手法の検討
- デバイスばらつきを補償する低電力エラスティックVtCMOS技術
- デバイスばらつきを補償する低電力エラスティックVt CMOS技術
- Rambus DRAMを主記憶に採用したマルチメディア指向RISCプロセッサ
- マルチメディアプロセッサのRambus DRAMコントローラ
- 低振幅低雑音入出力バッファ回路
- 高駆動能力階層短絡クロックツリー方式
- 高密度SRAMの微細化を可能とする階層セルアーキテクチャと多段階ワード線制御方式(SRAM,メモリ(DRAM,SRAM,フラッシュ,新規メモリ)技術)