ジッタオーバサンプリング技術を用いた1ps分解能ジッタ測定マクロの開発(VLSI一般(ISSCC2006特集))
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概要
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実アプリケーション動作中のチップ内におけるクロックのタイミングジッタを連続的に測定できる高分解能ジッタ測定マクロを開発した.本マクロの特徴としては,1psの分解能を実現するための技術としてinterpolated jitter oversampling技術やfeedforwardキャリブレーション技術を導入している.さらに,PLLのランダムジッタ(Rj)の測定や電源ノイズの影響を受けたジッタ(Dj)の測定など,その特徴に応じて測定範囲や分解能を切り替えるための階層的vernier delay line技術も導入した.
- 2006-05-18
著者
-
野瀬 浩一
NECデバイスプラットフォーム研究所
-
水野 正之
NECデバイスプラットフォーム研究所
-
水野 正之
日本電気株式会社デバイスプラットフォーム研究所
-
水野 正之
日本電気株式会社
-
野瀬 浩一
日本電気株式会社:慶應義塾大学
-
梶田 幹浩
日本電気株式会社
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