10Gb/s/ch 50mW 120×130μm^2クロックリカバリ回路(VSLI一般(ISSCC'03関連特集))
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概要
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LSI間の通信においてシリアルデータからクロック信号を抽出する、クロックリカバリ(CDR)回路を開発した。従来のCDR回路では、フィルタ回路や多相クロック発生回路などが大きな面積を占めていたが、本提案のCDR回路ではゲート付き電圧制御発振器(ゲーテッドVCO)を用いた新しいアーキテクチャを採用することで大幅な小型化と低電力化を実現した。また、受信した信号のジッタが再生クロックに及ぼす影響を緩和する回路を開発することで、高いジッタ耐性を実現した。本提案のCDR回路を0.15μm標準CMOSプロセスで試作し、1チャネル当たり10Gb/sのデータレートでの動作を確認した。
- 社団法人電子情報通信学会の論文
- 2003-05-21
著者
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