サブ100nm世代におけるGHz動作SRAMマクロのためのセンス方式(新メモリ,メモリ応用技術,一般)
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概要
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サブ100nm世代における、SRAMマクロのGHz動作を実現するための、新規センス方式を提案する。ビット線動作を高速化するために、ビット線対毎にセンスアンプを配置する。90nm CMOSプロセスを用いて、64Kb SRAMマクロを試作することで、提案センス回路の動作を確認した。
- 社団法人電子情報通信学会の論文
- 2004-04-15
著者
-
野村 昌弘
Necエレクトロニクス(株)lsi基礎開発研究所
-
武田 晃一
NEC
-
萩原 靖彦
NEC
-
広田 義則
NEC
-
萩原 靖彦
日本電気株式会社デバイスプラットフォーム研究所
-
中澤 陽悦
NEC
-
中澤 陽悦
日本電気(株)デバイスプラットフォーム研究所
-
中沢 陽悦
Nec Corporation
-
広田 義則
Nec R&dサポートセンター
-
相本 代志治
Necエレクトロニクス株式会社
-
吉田 宗一郎
Necエレクトロニクス
-
武田 晃一
NECシステムデバイス研究所
-
野村 昌弘
STARC
-
武田 晃一
NEC マイクロエレクトロニクス研究所
-
廣田 義則
Nec R&dサポートセンター
-
内田 良一
NEC
-
斉藤 寿男
NEC
-
武田 晃一
Necエレクトロニクスlsi基礎開発研究所
-
野村 昌弘
Nec
-
野村 昌弘
日本電気株式会社デバイスプラットフォーム研究所
-
野村 昌弘
半導体理工学研究センター(starc)
-
斉藤 寿男
ルネサスエレクトロニクス
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