4Mb無負荷型4トランジスタSRAMマクロのBIST方式(<特集テーマ>:「LSIシステムの実装・モジュール化, テスト技術, 一般)
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概要
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外界の温度に関わらず、不良セルの検出を可能とするために擬似的に最悪条件を再現するBIST方式を開発した。この疑似最悪条件BISTは、システムの起動時にワード線電位を制御することで実現できる。測定評価を行った結果、最悪条件にウェハファンクションテストで検出された不良セルが、提案する疑似最悪条件時にも検出可能であることを確認した。本方式により、0.18μmCMOSで開発した4Mb無負荷型4トランジスタSRAMマクロにおいて、不良ブロックを冗長ブロックに置き換えるBISRが可能となる。
- 社団法人電子情報通信学会の論文
- 2001-12-14
著者
-
中村 和之
NECシリコンシステム研究所
-
相本 代志治
NEC
-
武田 晃一
NEC
-
野田 研二
NEC
-
中村 和之
九州工業大学マイクロ化総合技術センター
-
相本 代志治
Necエレクトロニクス株式会社
-
武田 晃一
NECシステムデバイス研究所
-
中村 和之
NEC Corporation
-
武田 晃一
NEC マイクロエレクトロニクス研究所
-
室谷 樹徳
Nec
-
武田 晃一
Necエレクトロニクスlsi基礎開発研究所
-
竹島 俊夫
NEC
-
竹島 俊夫
NEC ULSIデバイス開発研究所
-
益岡 宗明
Nec
-
石川 勝之
NEC
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