並列画像処理メモリPIP-RAM(3) : 動作速度及び消費電力について
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概要
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64MbDRAMプロセスを用いて、16MbのDRAMと128個のプロセッサを1チップに集積化した並列画像処理メモリ(ParalleI Image Processing RAM:PIP-RAM)[1]を開発した。PIP-RAMでは、DRAMとプロセッサの同期動作及び低振幅データ転送方式を実現するために複雑な制御信号を正確なタイミングで生成する必要がある。そこで、マルチフェイズクロックを用いたDRAM制御方式を開発したので報告する。
- 社団法人電子情報通信学会の論文
- 1996-03-11
著者
-
相本 代志治
NEC
-
藤田 善弘
NEC C&Cイノベーション研究所
-
古賀 拓也
NECエレクトロニクス自動車システム事業部
-
木村 亨
Nec
-
木村 亨
Nec マイクロエレクトロニクス研究所システムulsi研究部
-
中澤 陽悦
NEC
-
矢部 義一
NEC
-
浜田 昌幸
NEC
-
浜田 昌幸
Nec Ulsiデバイス開発研究所
-
相本 代志治
Necエレクトロニクス株式会社
-
塀内 秀樹
NEC
-
藤田 善弘
日本電気株式会社
-
藤田 善弘
NECインキュベーションセンター
-
谷川 高穂
NEC
-
信澤 肇
NEC
-
小山 邦明
NEC
-
塀内 秀樹
NEC Corporation
-
古賀 拓也
Nec
-
藤田 善弘
日本電気株式会社情報メディア研究所
-
藤田 善弘
Nec
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