ワード線リセットコライズによる大容量SRAMの高速化技術
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概要
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前回、0.4μmBiCMOSプロセスを用い、PLLによるクロックサイクル比例タイミング発生回路を搭載した220MHzパイプライン動作の16MbBiCMOS SRAMを開発したことを報告した。今回、本SRAMに用いたワード線リセットコライズによる大容量SRAMの高速化技術について報告する。
- 社団法人電子情報通信学会の論文
- 1994-09-26
著者
-
中村 和之
九州工業大学マイクロ化総合技術センター
-
木村 亨
Nec
-
木村 亨
Nec マイクロエレクトロニクス研究所システムulsi研究部
-
山崎 亨
NEC
-
山崎 亨
Nec 先端デバイス開発本部
-
吉田 宏
Nec Ulsiデバイス開発研究所
-
鈴木 久満
NECULSIデバイス開発研究所
-
鈴木 久満
NEC ULSIデバイス開発研究所
-
吉田 宏
Nec 先端デバイス開発本部
-
鈴木 久満
Nec 先端デバイス開発本部
-
高田 正日出
NECマイクロエレクトロニクス研究所システムULSI研究部
-
高田 正日出
Nec
-
中村 和行
NEC
-
久原 茂
NEC
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