16Mb無負荷型4トランジスタSRAMマクロの開発
スポンサーリンク
概要
- 論文の詳細を見る
メモリ容量16Mb、動作周波数400MHzを達成する無負荷型4トランジスタSRAMマクロを開発した。本マクロは、1)正確な制御信号を生成することで、高速かつ安定な読出し・書込み動作を可能とするデュアルパルス制御技術、2)温度変化や製造ばらつきが生じてもデータの安定な保持を可能とするワード線電位補償電源技術、3)微細化で増大するビット線間容量を低減する全隣接ビット線ツイスト技術、等により実現された。
- 社団法人電子情報通信学会の論文
- 2000-05-05
著者
-
伊藤 信哉
NECエレクトロニクス(株)先端プロセス事業部
-
堀内 忠彦
NECエレクトロニクス(株)先端プロセス事業部
-
相本 代志治
NEC
-
武田 晃一
NEC
-
中村 典嗣
NEC
-
豊島 秀雄
NEC
-
岩崎 隆弘
NEC情報システズ
-
野田 研二
NEC
-
松井 孝二郎
NEC
-
益岡 完明
NEC
-
中川 敦
NEC
-
下川 健寿
NEC
-
高橋 弘行
NEC
-
堀内 忠彦
NEC Corporation
-
相本 代志治
Necエレクトロニクス株式会社
-
岩崎 隆弘
Nec情報システムズ
-
武田 晃一
NECシステムデバイス研究所
-
武田 晃一
NEC マイクロエレクトロニクス研究所
-
武田 晃一
Necエレクトロニクスlsi基礎開発研究所
-
益岡 宗明
Nec
関連論文
- 極微細MOSトランジスタのプロセス誘起応力に関する有限要素解析 : 有限要素応力解析と収束電子線回折によるその妥当性の検討(材料の内部構造と力学特性)
- 16Mb無負荷型4トランジスタSRAMマクロの開発
- 無負荷型4トランジスタSRAMマクロの開発(2) : ビット線間カップリング容量の削減
- 無負荷型4トランジスタSRAMマクロの開発(1) : セル動作及びデータ安定保持回路
- オンチップパルスジェネレータを用いた高周波パルス電流によるEM評価
- NV-SRAM:強誘電体容量を用いた不揮発性SRAM
- NV-SRAM : 強誘電体容量を用いた不揮発性SRAM
- 500MHz動作4Mb CMOSキャッシュSRAM
- 500MHzパイプラインバースト動作の4Mb CMOS SRAM (II) : I/O部の設計と評価結果
- 500MHzパイプラインバースト動作の4Mb CMOS SRAM (I) : チップアーキテクチャと内部SRAM部の設計
- ED2000-114 / SDM2000-96 / ICD2000-50 伝送線路を用いたオンチップGHzクロック分配手法
- 伝送線路を用いたオンチップGHzクロック分配手法
- 圧縮/伸張器混載DRAM
- 圧縮/伸張器混載DRAMの開発(3)
- 圧縮/伸張器混載DRAMの開発(2) : DARM部について
- 圧縮/伸張器混載DRAMの開発(1)
- DSPの低電力省面積技術
- ダイナミック協働型ドライブ技術を用いた双方向バスリピータの自動方向制御方式(VLSI回路,デバイス技術(高速,低電圧,低電力))
- ダイナミック協働型ドライブ技術を用いた双方向バスリピータの自動方向制御方式(VLSI回路,デバイス技術(高速,低電圧,低電力))
- 1.0V駆動による高性能70nm CMOS技術
- ED2000-114 / SDM2000-96 / ICD2000-50 伝送線路を用いたオンチップGHzクロック分配手法
- ED2000-114 / SDM2000-96 / ICD2000-50 伝送線路を用いたオンチップGHzクロック分配手法
- 500MHz動作4Mb CMOSキャッシュSRAM
- 500MHz動作4Mb CMOSキャッシュSRAM
- C-12-13 先端CMOSプロセス向けSRAM開発におけるSRAMセル諸特性の効率的ばらつき評価手法(C-12.集積回路,一般セッション)
- 圧縮/伸張器混載DRAM
- 300MHz 16ビット 0.5μm BiCMOS DSP コアLSI
- チャージポンプ付きHigh-Beta BiCMOS(Hβ-BiCMOS)論理ゲート回路
- 極薄ゲート酸化膜への窒素導入がNBTIに及ぼす影響
- 次世代SRAMのために再定義した書き込みマージン(新メモリ技術とシステムLSI)
- 動作時および待機時における電源電圧およびしきい電圧の制御による消費電力最小化のためのモニタリング方式(VLSI回路, デバイス技術(高速・低電圧・低消費電力))
- 動作時および待機時における電源電圧およびしきい電圧の制御による消費電力最小化のためのモニタリング方式(VLSI回路, デバイス技術(高速・低電圧・低消費電力))
- 低電圧時の安定高速動作を実現するノイズマージンフリーSRAM技術(新メモリ技術, メモリ応用技術, 一般, ISSCC特集1 SRAM)
- 低電圧時の安定高速動作を実現するノイズマージンフリーSRAM技術
- サブ100nm世代におけるGHz動作SRAMマクロのためのセンス方式(新メモリ,メモリ応用技術,一般)
- 128-PEと16-Mb DRAMを集積化した並列画像処理メモリ
- 並列画像処理メモリPIP-RAM(3) : 動作速度及び消費電力について
- 並列画像処理メモリPIP-RAM(2) : メモリ部の回路方式
- 並列画像処理メモリPIP-RAM(1)
- PMOSアクセスメモリセルを使用した超高速低電力NTL-CMOS SRAMマクロ
- 超高速低電力NTL-CMOS SRAMマクロ
- 64Mb高速DRAMマクロの開発
- C-12-75 高速64Mb DRAMマクロの開発(3) : アレイ部の高速化技術
- C-12-74 高速64Mb DRAMマクロの開発(2) : 制御回路部の高速化
- C-12-73 高速64MbDRAMマクロの開発(1) : チップ構成及び性能ついて
- 「パズルコンセプト」 : CM0Sに比較して消費電力、集積度、コスト共に優れたLSIを提供するBiCMOS LSIのデザインコンセプト
- 低電圧BiCMOS用チャージポンプ回路
- 多分割アレイ構造を有する30ns 256Mb DRAM
- 4Mb無負荷型4トランジスタSRAMマクロのBIST方式(:「LSIシステムの実装・モジュール化, テスト技術, 一般)
- 4Mb無負荷型4トランジスタSRAMマクロのBIST方式(:「LSIシステムの実装・モジュール化, テスト技術, 一般)
- メモリ集積型プロセッサIMAP-LSI
- プロセスの微細化に伴うデバイスばらつきの回路動作への影響
- 6ns 1.5V 4Mb BiCMOS SRAMの低電圧回路技術
- 400MHz 64ビットBiCMOS ALU
- SRAM用ビット線振幅最適化回路(ASC回路)
- P-channelアクセストランジスタSRAMセル(II)
- DRAMロジック混載画像処理LSI
- 高密度SRAMの微細化を可能とする階層セルアーキテクチャと多段階ワード線制御方式(SRAM,メモリ(DRAM,SRAM,フラッシュ,新規メモリ)技術)
- Low-k/Cu配線層にシリンダキャパシタを内包したロジックIP準拠・混載DRAMデバイス(配線・実装技術と関連材料技術)