1.0V駆動による高性能70nm CMOS技術

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概要

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• 1.0V駆動の70nmゲートの高性能CMOS技術の開発を行った。この技術では、高性能の実現に際して、(1)低抵抗で浅い接合を実現するため降温シーケンスまで考慮したspike-RTAの適用、(2)最適化されたゲート絶縁膜である1.3nmゲート酸窒化膜、(3)ゲート長の70nm化、等を用いている。これら技術により、1.0V駆動でもITRS1999が予測する高性能CMOSのトレンドをほぼ満たす、Ion=723/290μA/μm(Ioff=16/20nA/μm)が得られることを実証した。又、このときの性能は、前世代である1.2V駆動に対して15%のインバータの遅延時間の改善を実現することを示した。

• 社団法人電子情報通信学会の論文
• 2000-11-23

著者

• 堀内 忠彦

  NECエレクトロニクス(株)先端プロセス事業部

• 今井 清隆

  NECエレクトロニクス先端デバイス開発事業部

• 深作 克彦

  ソニー株式会社

• 松田 友子

  NECエレクトロニクス、先端デバイス開発事業部

• 小野 篤樹

  NECエレクトロンデバイス先端デバイス開発本部

• 深作 克彦

  NECエレクトロンデバイス先端デバイス開発本部

• 深井 利憲

  NECエレクトロンデバイス先端デバイス開発本部

• 池澤 延幸

  NECエレクトロンデバイス先端デバイス開発本部

• 池澤 延幸

  Necエレクトロニクス(株)

• 堀内 忠彦

  Necエレクトロンデバイス先端デバイス開発本部

• 深井 利憲

  Necエレクトロニクス

• 小野 篤樹

  Necエレクトロンデバイス 先端デバイス開発本部

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