基板電圧印加時の信頼性を考慮した65nmCMOSFETのパワーマネージメント(VLSI回路,デバイス技術(高速,低電圧,低電力))

概要

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電源電圧(V_<DD>)と基板電圧(V_B)の制御による高信頼な低電力65nmCMOSFET用パワーマネージメント技術を開発した。CMOSFETの高性能化と低消費電力化のために、3つの動作モード:ハイスピードモード(V_<DD>=1.2V、V_B=0V)、ノミナルモード(V_<DD>=0.9V、V_B=-0.5V)、パワーセーブモード(V_<DD>=0.6V、V_B=-2.0V)を設定した。パワーセーブモードは、ノミナルモードに比べて1桁のスタンバイリーク電流を低減した。一方、ハイスピードモードでは、ノミナルモードに比べて75%電流駆動能力向上を実現した。基板電圧印加時のデバイス信頼性を検討した結果、基板電圧が高いほど、また、ゲート酸窒化膜厚が薄いほどpFETのNBT(Negative Bias Temperature)劣化が顕著になることが分かった。基板電圧印加時のNBT劣化促進の主なメカニズムは、NBT劣化の活性化エネルギーの検討より、Si基板からのホットホール注入によると考えられる。スタンバイモードでは、電源電圧を下げることによりSi基板からのホットホール注入によるNBT劣化を抑制することが重要である。
社団法人電子情報通信学会の論文
2004-08-13