SOI基板を用いた5マスクCMOS技術
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概要
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LSI製造における大幅なコスト削減およびプロセス時間の短縮を目的として, SOI基板を用いた5マスクCMOS技術を提案する. カウンタードーピングによる不純物注入プロセス簡略化, カウンタードーピングに最適な完全空乏化型CMOS構造の採用, 薄膜SOI基板を用いた場合に問題となるソース/ドレイン抵抗低減のためのチタンシリサイド技術を統合することにより, 素子分離から第1層配線まで, マスク使用回数5回のみで製造可能となる. この技術の有効性を確認するため50nmのSOI上に0.25ミクロンCMOSを形成し, デバイス特性およびゲート遅延特性を評価した結果を述べる.
- 社団法人電子情報通信学会の論文
- 1997-07-25
著者
-
大西 秀明
Nec Ulsiデバイス開発研究所
-
石上 隆司
日本電気株式会社 ULSIデバイス開発研究所
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今井 清隆
NECエレクトロニクス先端デバイス開発事業部
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松原 義久
NEC
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松原 義久
日本電気株式会社ULSIデバイス開発研究所
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堀内 忠彦
日本電気株式会社ULSIデバイス開発研究所
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中村 弘幸
九州工業大学 マイクロ化総合技術センター
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堀内 忠彦
Necエレクトロンデバイス先端デバイス開発本部
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今井 清隆
日本電気株式会社 ULSIデバイス開発研究所
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大西 秀明
日本電気株式会社 ULSIデバイス開発研究所
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中村 弘幸
日本電気株式会社 ULSIデバイス開発研究所
-
酒井 哲哉
日本電気株式会社 ULSIデバイス開発研究所
-
松原 義久
日本電気株式会社 Ulsiデバイス開発研究所
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