0.13μmCMOSに向けた新配線設計コンセプト「トリプル・ダマシン」を用いた性能向上

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概要

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0.13μmCMOS世代以降のデバイスに向けた新しい配線設計コンセプト「トリプル・ダマシン」を提案する。同一配線層に膜厚の異なる2種類の配線を工程数の増加なしに混在させる新技術を開発した。従来のデュアル・ダマシン法で開口されるビア・ホール、配線用溝に加えて、深い配線溝を、工程数の増加なしに同時に形成する。この技術を用いてチップ・レベルでの有効性を確認したところ、クリティカル・パスにおける遅延時間で25%、チップ・サイズで5%の低減がそれぞれ確認できた。
社団法人電子情報通信学会の論文
2000-01-21

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