真性チャネルSOI-MOSFETのV_<th>ばらつきに対する電界の二次元効果の影響

概要

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SOI膜厚10nm、ゲート長25nmのSOI-MOSFETにおいて、基板バイアスを変化させた際、しきい値電圧V_<TH>のゲート長Lに対する感度、SOI膜厚T_<SOI>に対する感度が、どう変化するかをシミュレーションした。また、これらの感度が基板バイアス電圧に依存することの起源を、特に電界の二次元効果に着目し、シミュレーションと解析モデルとを比較することにより考察した。デバイスシミュレーションから、|ΔV_<th>/ΔT_<SOI>|、ΔV_<th>/ΔLの双方を最小にする最適な基板バイアスの存在が認められた。解析モデルとの比較から、この最適条件は、S/D電界によるバックチャネルの形成、及び基板側電界の二次元効果の双方が抑制される条件に相当することがわかった。また、基板バイアスが大きい場合、|ΔV_<th>/ΔT_<SOI>|及びΔV_<th>/ΔLが劣化するには、基板側電界の二次元効果が顕著化するためであることが解った。
社団法人電子情報通信学会の論文
2000-11-23