ダマシンゲートプロセスを用いたtop-cutデュアルストレスライナーを有する高性能Metal/High-k Gate MOSFET(<特集>IEDM(先端CMOSデバイス・プロセス技術))
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概要
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Top-cutデュアルストレスライナーとダマシンゲート構造の組み合わせにより,Vdd=1.0V,Ioff=100nA/umにてIon=1300および1000uA/umの高性能nおよびpFETを開発した。これらの技術は,ゲート長が短くなるほど高チャネルストレスを誘起させる特徴を持っている。今回,pFETは(100)基盤上にcompressiveストレスライナーとeSiGeソース/ドレインを用いて,Tinv=1.4nmのALD-TiN/HfO_2ゲート構造を採用することで高性能を実現した。一方,nFETはtensileストレスライナーを用いてTinv=1.4nmのHfSi_x/HfO_2ゲート構造を適用した。
- 社団法人電子情報通信学会の論文
- 2008-01-17
著者
-
山本 亮
ソニー(株)
-
斎藤 正樹
ソニー(株)
-
門村 新吾
ソニー
-
若林 整
NEC
-
若林 整
NEC(株)システムデバイス研究所
-
若林 整
NECラボラトリーズシステムデバイス・基礎研究本部シリコンシステム研究所
-
山本 雄一
ソニー(株)
-
長島 直樹
ソニー株式会社
-
黛 哲
ソニー(株)
-
王 俊利
ソニー(株)
-
山川 真弥
ソニー(株)
-
舘下 八州志
ソニー(株)
-
平野 智之
ソニー(株)
-
中田 征志
ソニー(株)
-
山口 晋平
ソニー(株)
-
宮波 勇樹
ソニー(株)
-
押山 到
ソニー(株)
-
田中 和樹
ソニー(株)
-
田井 香織
ソニー(株)
-
小川 浩二
ソニー(株)
-
釘宮 克尚
ソニー(株)
-
長濱 嘉彦
ソニー(株)
-
萩本 賢哉
ソニー(株)
-
神田 さおり
ソニー(株)
-
長野 香
ソニー(株)
-
若林 整
ソニー(株)
-
田川 幸雄
ソニー(株)
-
塚本 雅則
ソニー(株)
-
岩元 勇人
ソニー(株)
-
門村 新吾
ソニー(株)
-
長島 直樹
ソニー(株)
-
萩本 賢哉
ソニー株式会社
-
岩元 勇人
ソニー株式会社
-
館下 八州志
ソニー(株)
-
舘下 八州志
ソニー(株) 半導体事業グループテクノロジー開発本部
-
門村 新吾
ソニー(株)セミコンダクタカンパニー 超lsi研究所
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