目ずれマージンを確保した多層ハードマスク法によるデュアルダマシン形成(低誘電率層間膜,配線材料及び一般)

スポンサーリンク

概要

• 論文の詳細を見る

• 新規に開発したビアファースト多層ハードマスク法(VF-MHM, Via-First Multi-Hard-Mask)により、高目ずれマージンのCu/ SiOCH (k=2.9)デュアルダマシン配線形成を行った。従来のトレンチファースト法(TF-MHM,Trench-First Multi-Hard-Mask)に比べてVF-MHM法は、ビアと上層配線の目ずれマージンを高くすることができることを示した。その結果、Cu/SiOCHデュアルダマシン配線のショート歩留まりを向上させることができ、次世代のASIC向けデュアルダマシン形成に有効な方法であることが明らかとなった。

• 社団法人電子情報通信学会の論文
• 2004-01-26

著者

• 林 喜宏

  NECシステムデバイス研究所

• 大竹 浩人

  日本電気株式会社システムデバイス研究所

• 田上 政由

  日本電気株式会社システムデバイス研究所

• 林 喜宏

  日本電気株式会社システムデバイス研究所

• 林 喜宏

  NECシリコンシステム研究所

• 林 喜宏

  半導体MIRAI-ASET

• 大竹 浩人

  東北大

• 林 喜宏

  マイクロエレクトロニクス研究所

• 林 喜宏

  日本電気株式会社

• 有田 幸司

  Necエレクトロニクス

• 田上 政由

  Necエレクトロニクス株式会社lsi基礎開発研究所

• 林 喜宏

  Necエレクトロニクス株式会社 Lsi基礎開発研究所

• 林 喜宏

  ルネサスエレクトロニクス先行研究統括部

関連論文

• 多層銅配線とハイブリッドLow-k構造(porous-PAr/porous-SiOC(k=2.3/2.3)を用いた密着性の研究と密着性エネルギーの改善(配線・実装技術と関連材料技術)
• グリーンIT対応のフル多孔質low-k配線技術 : 無欠陥化に向けた材料・プロセス・配線構造の統合設計(配線・実装技術と関連材料技術)
• 密度変調Low-k膜を用いた32nm世代対応Cu配線技術(配線・実装技術と関連材料技術)
• 低コストと高性能を両立させた65nmノード対応多層配線技術(ゲート絶縁膜,容量膜,機能膜及びメモリ技術)
• 極薄ポアシールを用いた65nm-node対応多層配線(低誘電率層間膜,配線材料及び一般)
• 分極緩和を考慮したFeRAM非線形信頼性予測モデル
• 低酸素Cu合金を用いた45nm世代LSI対応デュアルダマシン配線(低誘電率層間膜,配線材料及び一般)
• 層間絶縁膜の空孔構造制御によるULSIデバイスの低消費電力化
• 3次元ソレノイド型インダクタを用いた低電力・超小型LC-VCO
• スマートカードマイクロコントローラに適した256Byte FeRAMマクロセル
• インテリジェントCMP(PNX200 : PASCAL)の開発 第2報 基本構成
• インテリジェントCMP(PNX200 : PASCAL)の開発 第1報 基本概念
• TiバリアメタルによるCu配線信頼性向上
• A New Plasma-Enhanced Co-Polymerization (PCP) Technology for Reinforcing Mechanical Properties of Organic Silica Low-k/Cu Interconnects on 300 mm Wafers(低誘電率層間膜,配線材料及び一般)
• ビット線上に容量を配置した強誘電体メモリセル構造(F-COB)
• プラズマ・プロセス技術
• 陽電子消滅法を用いたポーラスLow-k膜の空孔連結性と吸湿特性の相関(配線・実装技術と関連材料技術)
• Low-kキャップ(k=3.1)を用いた低コスト・高性能Cu配線(k_=2.75)技術(配線・実装技術と関連材料技術)
• 0.1μm ULSI世代の超微細アルミニウム多層配線を実現するAl-CMP技術
• 新核形成法によるバリヤ層のないCVD-Al埋込配線形成
• Alダマシンプロセスによる多層配線形成
• アルミリフロースパッタ埋め込みとCMPによる溝配線形成
• 3. 45nm/32nm世代ULSI対応の最先端配線技術(次世代コンピュータを支える超高速・超高密度インタコネクション技術)
• 最先端リソグラフィー技術と Gate-first MG/HK プロセス技術を用いたコスト競争力のある32nm世代 CMOS Platform Technology
• 耐水性分子細孔SiOCH膜中に形成された高信頼CoWBメタル被覆Cu配線(配線・実装技術と関連材料技術)
• ランダムテレグラフノイズの包括的理解に向けた新解析手法の提案とその応用(IEDM特集(先端CMOSデバイス・プロセス技術))
• スマートカードマイクロコントローラに適した256Byte FeRAMマクロセル
• スマートカードマイクロコントローラに適した256Byte FeRAMマクロセル
• Low-k/Cu デュアルダマシンコンタクトによる40nm MOSFET高周波性能向上
• 低速陽電子ビームを用いたCu/low-k配線構造中の欠陥検出(配線・実装技術と関連材料技術)
• プラズマ重合法によるLow-k有機高分子膜成長技術とその応用( : 低誘電率層間膜及び配線技術)
• 低誘電率有機膜を用いたCuダマシン多層配線プロセス設計とその実証
• プラズマ重合BCB膜成長技術と銅ダマシン配線への適用
• 45nm CMOSアプリケーション毎の配線構造最適化のための設計コンセプト:ASIS(低誘電率層間膜,配線材料及び一般)
• 微細銅配線において車載信頼性を実現するための新抵抗率評価手法(配線・実装技術と関連材料技術)
• シード補強銅めっきを用いた銅配線埋設技術( : 低誘電率層間膜及び配線技術)
• High Performance SiN-MIM Decoupling Capacitors with Surface-smoothed Bottom Electrodes for High-speed MPUs
• EB直描を用いた先端デバイスの試作
• 溝側壁注入により逆狭チャネル効果を抑制した0.2μmSTI技術
• 表面改質エッチング技術を用いた高信頼性Cu/Low-k配線
• 目ずれマージンを確保した多層ハードマスク法によるデュアルダマシン形成(低誘電率層間膜,配線材料及び一般)
• Ti挿入による太幅銅配線のストレス誘起ボイドの抑制
• サブ0.1μm次世代LSIにおけるナノ界面制御技術による銅配線信頼性制御技術
• 低誘電率有機膜に銅を埋め込んだ高性能配線プロセスの開発
• Impact of Barrier Metal Sputtering on Low-k SiOCH Films with Various Chemical Structures
• A Metallurgical Prescription Suppressing Stress-induced Voiding (SIV) in Cu lines
• ユビキタス時代に対応したLSIデバイスの構造変革 : RF特性の及ぼす寄生抵抗・容量の影響(配線・実装技術と関連材料技術)
• パワースイングスパッタ法を用いたMOCVD-Cu配線用TaN膜の評価
• 3次元IC (半導体デバイス)
• 低誘電率絶縁膜材料の進化と最先端ULSI多層配線技術
• 安定な多孔質Low-k膜をいかに低コストで実現するか?
• Improvement of Uniformity and Reliability of Scaled-Down Cu Interconnects with Carbon-Rich Low-$k$ Films
• Chip-Level Performance Maximization Using ASIS (Application-Specific Interconnect Structure) Wiring Design Concept for 45nm CMOS Generation(Device,Low-Power, High-Speed LSIs and Related Technologies)
• Precise Taper-Angle-Control of Via Holes for Reliable Scaled-Down Low-$k$/Cu Interconnects
• Porous Low-$k$ Impacts on Performance of Advanced LSI Devices with GHz Operations
• 低速陽電子ビームを用いたCu/low-k配線構造中の欠陥検出
• 耐水性分子細孔SiOCH膜中に形成された高信頼CoWBメタル被覆Cu配線
• ロバストLow-k(k〜2.5)配線の開発指針とインテグレーションによる性能検証(配線・実装技術と関連材料技術)
• A New Differential-Amplifier-Based Offset-Cancellation Sense Amplifier for Speed-Improvement of High-Density Static Random Access Memories in Scaled-Down Complementary Metal–Oxide–Semiconductor Technology
• Surface Control of Bottom Electrode in Ultra-Thin SiN Metal–Insulator–Metal Decoupling Capacitors for High Speed Processors
• Extrasmall-Area Three-Dimensional Solenoid-Shaped Inductor Integrated into High-Speed Signal Processing Complementary Metal–Oxide–Semiconductor Ultralarge-Scale Integrated Circuits
• A Novel Multilayered Ni–Zn-Ferrite/TaN Film for RF/Mobile Applications
• Defectless Monolithic Low-$k$/Cu Interconnects Produced by Chemically Controlled Chemical Mechanical Polishing Process with In situ End-Point-Detection Technique
• Microstructure Control of Low-Loss Ni–Zn Ferrite by Low-Temperature Sputtering for On-Chip Magnetic Film
• Low-k/Cu配線層にシリンダキャパシタを内包したロジックIP準拠・混載DRAMデバイス(配線・実装技術と関連材料技術)
• InGaZnOのチャネルの酸素制御とGate/Drain Offset構造によるBEOLトランジスタの高信頼化(配線・実装技術と関連材料技術)
• Effects of the Metallurgical Properties of Upper Cu Film on Stress-Induced Voiding (SIV) in Cu Dual-Damascene Interconnects
• Impact of Barrier Metal Sputtering on Physical and Chemical Damages in Low-$k$ SiOCH Films with Various Hydrocarbon Content
• A Novel Gate Electrode Structure for Reduction of Gate Resistance of Sub-0.1 μm RF/Mixed-Signal Metal Oxide Semiconductor Field-Effect Transistors
• Low-k/Cu配線層にシリンダキャパシタを内包したロジックIP準拠・混載DRAMデバイス

もっと見る 閉じる

スポンサーリンク