45nm CMOSアプリケーション毎の配線構造最適化のための設計コンセプト:ASIS(低誘電率層間膜,配線材料及び一般)

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概要

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45nm世代の製品アプリケーション毎に多層配線の最適構造を導出する設計手法「ASIS」を提案し、これに基づき、High-performance品、Low-power品、高信頼性が要求される製品について、最適な配線構造を導出した。Low-power品では微細配線の抵抗率増加は大きな問題とはならず、配線の薄膜化が有効である。High-performance品では、部分的にダブルピッチ化することが、マクロセル間の高速信号伝送に有効である。車載品等、高信頼性が要求される製品に対しては、CuAl合金、CoWPキャップメタル導入が有効である。この設計手法は32nm世代を含む将来の製品毎の最適設計にも展開可能である。
社団法人電子情報通信学会の論文
2006-01-30

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