動的タイム・ボローイングを可能にするクロッキング方式の適用手法の実装
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概要
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半導体プロセスの微細化に伴う回路遅延のばらつきの増加が,回路設計における大きな問題となりつつある.ばらつきが増大していくと,従来のワースト・ケースに基づいた設計手法は悲観的になりすぎる.そのため,ワースト・ケースより実際に近い遅延に基づいた動作を実現する手法が提案されている.我々は動的なばらつき対策手法としてのタイミング・フォールト検出を,二相ラッチのクロッキング方式に組み合わせることによって実現される,動的タイム・ボローイングを可能にするクロッキング方式を提案する.本手法によって,動作時にステージ間で回路遅延を融通し,実効遅延に近い速度で動作させることが可能になる.本稿では,通常の回路を提案手法を適用した回路に変換するツールを実装する.
- 2013-03-19
著者
-
五島 正裕
東京大学情報理工学系研究科
-
五島 正裕
東京大学大学院情報理工学系研究科
-
五島 正裕
東京大学 情報理工学系研究科
-
坂井 修一
東京大学 情報理工学系研究科
-
倉田 成己
東京大学大学院情報理工学系研究科
-
吉田 宗史
東京大学大学院情報理工学系研究科
-
広畑 壮一郎
東京大学大学院情報理工学系研究科
-
坂井 修一
東京大学大学院 情報理工学系研究科
-
神原 太郎
東京大学工学部電子情報工学科
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