タイミング・エラー耐性を持つスーパスカラ・プロセッサ(耐エラー技術,SWoPP佐賀2008-2008年並列/分散/協調処理に関する『佐賀』サマー・ワークショップ)

元データ 2008-07-29 社団法人電子情報通信学会

概要

プロセッサの動作周波数は,クリティカルな回路遅延に,静的に定められたタイミング・マージンを加えて決定される.しかし,近年では,製造ばらつきやや動作時の温度ばらつきが大きくなり,悲観的なマージンを設計時に確保することがコストに見合わなくなってきている.今後のプロセッサでは,回路の応答がクロック同期とずれてしまう,動的なタイミング・フォールトが深刻な問題となると予想され,その検出/回復に関する研究が行われている.動的なタイミング・フォールトから回復に関する従来研究はデータパスのみに着目しており,制御パスはあまり気にされていない.そこで本研究では,制御パスを含めたいかなる場所でタイミング・フォールトが発生しても正しく回復する手法を提案する.提案手法では,パイプラインに沿ってフォールトを伝播し,間違っているかもしれない命令に対しては,レジスタ・ファイルとPCによって定義されるアーキテクチャ・ステートを更新せずに,プロセッサをリセットする.提案手法を適用したスーパスカラ・プロセッサをFPGAに実装した結果,正しく動作することが確認された.

著者

入江 英嗣 東京大学大学院情報理工学系研究科
五島 正裕 東京大学情報理工学系研究科
坂井 修一 東京大学大学院工学系研究科
杉本 健 東京大学大学院情報理工学系研究科
五島 正裕 東京大学大学院情報理工学系研究科
坂井 修一 東京大学
入江 英嗣 科学技術振興機構
坂井 修一 東京大学 情報理工学系研究科
坂井 修一 東京大学大学院 情報理工学系研究科

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