面積効率を指向するプロセッサの設計

元データ 2009-07-28

概要

本論文は面積効率の高いスーパスカラ・プロセッサの構成方式を提案するものである.近年,ウェイ数の大きなスーパスカラ・プロセッサの面積効率を高める技術が多く提案されている.一つ一つの技術はスーパスカラ・プロセッサの一つの構成要素を対象としたものだが,既にスーパスカラ・プロセッサの全域をカバー可能な程,技術の選択肢は充実している.これらの技術を組み合わせれば,ウェイ数の大きなスーパスカラ・プロセッサを現実的な回路面積で実現可能だと考えている.しかしこれら個別の技術は異なるスーパスカラ・プロセッサの構成を想定しており,単純に組み合わせることはできないという問題がある.我々が提案するのは,これらの技術を一つに組み合わせられる特殊な構成のスーパスカラ・プロセッサである.本研究はこのプロセッサを実際のチップの形にすることを最終目標とする.そのファースト・ステップとして,現在 FPGA 上に実装することを目指している.

著者

五島 正裕 東京大学情報理工学系研究科
坂井 修一 東京大学大学院工学系研究科
堀尾 一生 東京大学大学院情報理工学系研究科
塩谷 亮太 東京大学大学院情報理工学系研究科
五島 正裕 東京大学大学院情報理工学系研究科
坂井 修一 東京大学
塩谷 亮太 東京大学情報理工学系研究科:日本学術振興会
坂井 修一 東京大学 情報理工学系研究科
ハイハー グェン 京都大学情報学研究科
坂井 修一 東京大学大学院 情報理工学系研究科
堀尾 一生 東京大学大学院 情報理工学系研究科

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