タイミング制約を緩和するクロッキング方式の予備評価(アクセラレーションと回路設計,2009年並列/分散/協調処理に関する『仙台』サマー・ワークショップ(SWoPP仙台2009))

元データ 2009-07-28

概要

半導体プロセスが微細化するにつれて,ばらつきの問題が深刻化してきている.従来のワーストケース設計ではこの問題に対処することは難しくなりつつあり,今後の半導体産業の発展には,ばらつきを吸収する回路技術が不可欠であると考えられている.本研究では,クリティカル・パスとショート・パスにそれぞれ異なるラッチ制御を行うことにより,タイミング制約の緩和を図る.2相ラッチと比べて1.5倍もタイミング制約が緩和されたことにより,ばらつき耐性向上のみならず,大幅な高クロック化や低電圧化が可能となる.

著者

五島 正裕 東京大学情報理工学系研究科
塩谷 亮太 東京大学情報理工学研究科電子情報学専攻
坂井 修一 東京大学情報理工学研究科電子情報学専攻
喜多 貴信 東京大学情報理工学系研究科
坂井 修一 東京大学
塩谷 亮太 東京大学情報理工学系研究科:日本学術振興会
樽井 翔 株式会社日立製作所
坂井 修一 東京大学 情報理工学系研究科
五島 正裕 東京大学情報理工学研究科電子情報学専攻

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