タイミング・フォールト耐性を持つクロッキング方式(耐エラー技術,SWoPP佐賀2008-2008年並列/分散/協調処理に関する『佐賀』サマー・ワークショップ)
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概要
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半導体の微細化に伴い,素子ごとのランダムなバラつきの影響が大きくなっている.素子性能がバラつくと,歩留まりが低下するほか,従来のワースト・ケースに合わせた設計では遅延の見積もりが悲観的になりすぎる.そこで,実際に近い遅延に基づいた設計を行うため,タイミング・フォールトへの対策が重要となる.本研究では,タイミング・フォールト耐性を持つクロッキング方式を提案する.回路をショート・パスとクリティカル・パスに分離することで,1ステージあたり最大で1.5サイクルの遅延を許容できるようになり,2相ラッチのようなタイム・ボローイングによって遅延を補償する.また,DVFSへの制約を追加することで低周波数での動作も保証する.
- 社団法人電子情報通信学会の論文
- 2008-07-29
著者
-
五島 正裕
東京大学情報理工学系研究科
-
坂井 修一
東京大学大学院工学系研究科
-
塩谷 亮太
東京大学大学院情報理工学系研究科
-
五島 正裕
東京大学大学院情報理工学系研究科
-
坂井 修一
東京大学
-
塩谷 亮太
東京大学情報理工学系研究科:日本学術振興会
-
樽井 翔
株式会社日立製作所
-
樽井 翔
東京大学大学院情報理工学系研究科
-
坂井 修一
東京大学 情報理工学系研究科
-
坂井 修一
東京大学大学院 情報理工学系研究科
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