小容量RAMを用いたオペランド・バイパスの複雑さの低減手法(プロセッサアーキテクチャ)

元データ 2007-08-15 一般社団法人情報処理学会

概要

配線遅延の相対的な増大にともない,近年,長い配線を持つレジスタ・ファイルやオペランド・バイパスといったユニットがクリティカルになってきている.クリティカルなユニットをクリティカルでなくするためには,ユニットをパイプライン化することが有効である.ところが,レジスタ・ファイルのパイプライン化はオペランド・バイパスを複雑化する.オペランド・バイパスはそれ自体がすでにクリティカルであり,それをこれ以上複雑にするのは受け入れがたい.この問題に対し,レジスタ・キャッシュが提案されている.レジスタ・キャッシュは,レジスタ・ファイルの一部を保持する, 1サイクルでアクセス可能な小型のバッファである.レジスタ・キャッシュを持つプロセッサは,それにヒットすれば, 1サイクルでレジスタにアクセスできる.そのため,そのようなプロセッサのオペランド・バイパスは, 1サイクルのレジスタ・ファイルを持つプロセッサのそれと同等で済む.しかし,レジスタ・キャッシュはミス・ペナルティが大きく,それを採用したプロセッサの性能は悪化してしまう.そこで我々は,レジスタ・キャッシュとほぼ同じ回路構成ながらミス・ペナルティをなくした,バイパス・バッファを提案する.本稿では,提案手法と理想化されたレジスタ・キャッシュとを比較し,提案手法を採用したプロセッサの方が高性能であることを示す.

著者

富田 眞治 京都大学物質-細胞統合システム拠点
三輪 忍 京都大学
五島 正裕 東京大学
五島 正裕 東京大学情報理工学系研究科
富田 眞治 京都大学
富田 眞治 京都大学工学部情報工学科
入江 英嗣 科学技術振興機構
一林 宏憲 東京大学
Tomita S Graduate School Of Informatics Kyoto Univ.
Tomita Shinji Kyoto Univ. Kyoto‐shi Jpn
一林 宏憲 東京大学大学院情報理工学系研究科 現在 任天堂株式会社

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