プログラム実行時のキャッシュ連想度の需要予測方式(ARC-1:アーキテクチャ1,2008年並列/分散/協調処理に関する『佐賀』サマー・ワークショップ(SWoPP佐賀2008))
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概要
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近年プロセッサに対する省電力化が求められている.またマルチコア,マルチスレッドプロセッサにおける共有キャッシュの利用効率の向上が求められている。それらの実現方法の一つにキャッシュの使用可能なwayを動的に調整する方式が提案されている.しかしキャッシュの連想度を性能及び電力効率で最適化するために,実行プログラムのキャッシュ連想度に対する需要を予測する必要がある.本稿ではキャッシュ上の置換直前のブロックでのヒット回数を用いた連想度の需要予測方式を提案する.ヒット回数をプロセッサ内のカウンタで測定し,その結果から連想度増減後の性能を予測する.本稿の提案方式の予測精度をシミュレータ上で評価した.その結果,way数変更時の性能,及び実行時に一定のキャッシュヒット率を得るために必要な連想度を推定可能であることが判明した.
- 2008-07-29
著者
-
菅原 豊
東京大学大学院情報理工学系研究科
-
入江 英嗣
東京大学大学院情報理工学系研究科
-
平木 敬
東京大学大学院情報理工学系研究科
-
菅原 豊
Ibmトーマスj.ワトソン研究所
-
今井 浩
東京大学
-
今井 浩
Erato今井量子計算機構プロジェクト Jst:東京大学情報理工学系研究科コンピュータ科学専攻
-
小川 周吾
東京大学大学院情報理工学系研究科
-
入江 英嗣
電気通信大学大学院情報システム学研究科
-
平木 敬
東京大学情報科学科平木研究室
-
平木 敬
東京大学大学院情報理工学研究科
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