SOI集積回路に対する基板浮遊効果の影響
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概要
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SOIデバイスにおける基板浮遊効果抑制手法であるバンドギャップエンジニアリング法により、SOIデバイスよりなるCMOS回路のDC伝達特性における異常な振る舞いが抑制されると共に、SOIデバイスよりなるCMOSインバータにおける基板浮遊効果起因の伝播遅延の周波数依存性がより抑制されることが実験的に明らかになった。さらに、0.7mm^2の領域内に形成した8192個のMOSFETアレイを用いたSOIデバイスの特性ゆらぎの測定から、SOIデバイスの特性が通常のバルクデバイスとは相異なった異常な分布を示すこと、さらに、それらの異常な分布がバンドギャップエンジニアリング法を適用することによって抑制されることも明らかになった。
- 社団法人電子情報通信学会の論文
- 1997-03-13
著者
-
渡辺 重佳
株式会社東芝研究開発センター
-
渡辺 重佳
(株)東芝 セミコンダクター社
-
渡辺 重佳
株式会社東芝研究開発センターulsi研究所
-
吉見 信
株式会社東芝セミコンダクター社
-
寺内 衛
東芝研究開発センター先端半導体デバイス研究所
-
寺内 衛
株式会社東芝 研究開発センター ULSI研究所
-
西山 彰
株式会社東芝 研究開発センター ULSI研究所
-
水野 智久
株式会社東芝 研究開発センター ULSI研究所
-
西山 彰
東京工業大学大学院総合理工学研究科
-
西山 彰
東芝 研究開発センター
-
吉見 信
SOITEC Asia
-
吉見 信
東芝 Soc研開セ
-
吉見 信
株式会社東芝 セミコンダクター社 Soc研究開発センター 高性能cmosデバイス技術開発部
-
渡辺 重佳
株式会社東芝 先端半導体デバイス研究所
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