渡辺 重佳 | (株)東芝 セミコンダクター社
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概要
関連著者
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渡辺 重佳
(株)東芝 セミコンダクター社
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渡辺 重佳
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(株)東芝研究開発センターマイクロエレクトロニクス技術研究所
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井納 和美
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(株)東芝研究開発センターマイクロエレクトロニクス技術研究所
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渡辺 重佳
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(株)東芝研究開発センター先端半導体デバイス研究所
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(株)東芝 セミコンダクター社 マイクロエレクトロニクス技術研究所
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南 良博
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須之内 一正
(株)東芝セミコンダクター社
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勝又 康弘
東芝セミコンダクター社
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大澤 隆
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Center For Semiconductor R&d Toshiba Corporation
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渡辺 重佳
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(株)東芝 セミコンダクター社プロセス技術推進センター
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(株)東芝マイクロエレクトロニクス研究所
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(株)東芝マイクロエレクトロニクス研究所
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渡辺 重佳
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山田 敬
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(株)東芝 Ulsi研究所
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(株)東芝
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株式会社東芝セミコンダクター社
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東芝研究開発センター先端半導体デバイス研究所
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篠 智彰
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(株)東芝
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株式会社東芝 研究開発センター ULSI研究所
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株式会社東芝 研究開発センター ULSI研究所
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株式会社東芝 研究開発センター ULSI研究所
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(株)東芝セミコンダクター社半導体研究開発センター
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大澤 隆
(株)東芝 セミコンダクター社 半導体研究開発センター
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土生 真理子
(株)東芝セミコンダクター社システムlsi第一事業部システムlsiデバイス技術開発部
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青木 正身
(株)東芝マイクロエレクトロニクス技術研究所
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稲場 恒夫
(株)東芝半導体研究開発センター
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株式会社東芝 セミコンダクター社 Soc研究開発センター 高性能cmosデバイス技術開発部
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渡辺 重佳
株式会社東芝 先端半導体デバイス研究所
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中杉 哲郎
(株)東芝 研究開発センター デバイスプロセス開発センター
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野口 充宏
(株)東芝セミコンダクター社
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川中 繁
東芝研究開発センターデバイスプロセス開発センター高性能cmosデバイス技術開発部
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野口 充宏
株式会社東芝セミコンダクター社
著作論文
- 1トランジスタ/1キャパシタ型及びGAINセル型Chain FRAMの設計法
- 高速不揮発性メモリChain FRAMの設計法
- 高速、高密度Chain FRAMの設計
- 大容量・高バンド幅DRAMを実現する電源ノイズ低減法
- 低消費電力DRAMを実現する1/4 Vccビット線振幅方式
- 超低スタンドバイ電流DRAMの検討
- SOI上の1Tゲインセル(FBC)を用いた128MビットDRAM(新メモリ技術, メモリ応用技術, 一般, ISSCC特集2 DRAM)
- SOI上の1Tゲインセル(FBC)を用いた128MビットDRAM
- セル面積 0.29μm^2 を実現したトレンチ型 DRAM セル技術
- ベース抵抗を低減したSOIラテラルBJT
- 自己整合外部ベース形成技術を用いた横型SOIバイポーラ素子
- 高速低消費電力SOI技術 (特集 先端半導体デバイス技術)
- 配線の信頼性を考慮したギガビットDRAMの設計法
- 基板電位オーバーバイアス方式を用いた0.5V動作サブ0.1um高速低消費電力技術
- 薄膜SOI素子におけるソース/ドレイン間リーク電流の解析
- LSIの消費電力を従来の1/100に低減できるSOI回路技術
- 基板電位制御SOI技術を用いた0.5V、200MHz動作32ビットALUの設計
- 基板電位制御SOI技術を用いた0.5V, 200MHz動作32ビットALUの設計
- 基板電位制御SOI技術を用いた0.5V, 200MHz動作32ビットALU
- SOI集積回路に対する基板浮遊効果の影響
- C-11-2 TIS を用いたバッファ回路の設計法とその DRAM への適用検討
- 周辺回路の歩留りを考慮したギガビットDRAMの最適冗長回路設計法
- 基板電位オーバーバイアス方式を用いた0.5V動作サブ0.1um高速低消費電力技術
- 基板電位オーバーバイアス方式を用いた0.5V動作サブ0.1um高速低消費電力技術
- 基板電位制御SOI技術を用いた0.5V, 200MHz動作32ビットALUの設計
- 基板電位制御SOI技術を用いた0.5V, 200MHz動作32ビットALUの設計
- 微細MOSFETのリーク電流を考慮したシステムLSIの高速低消費電力設計法の検討
- 微細MOSFETのゲートリーク電流の低消費電力用2電源方式に及ぼす影響に関する検討
- SOIを用いた0.5V動作CMOSロジックの設計法
- SOIを用いた0.5V動作CMOSロジックの設計法
- 2. 各分野における技術の変遷 : 2-1 半導体メモリ技術の変遷と将来の展望(あの技術は今… : 技術の変遷と21世紀への展望)
- TIS(Trench-Isolated-transistor using Side wall gate)を用いたバッファ回路の新設計法とその大容量DRAMへの適用検討
- 配線の信頼性を考慮したギガビットDRAMの設計法
- 配線の信頼性、信頼性に関連した歩留りを考慮したギガビットDRAMの設計法
- 配線の信頼性を考慮したギガビットDRAMの設計法
- 0.5V動作を可能にした基板電位制御形SOI回路技術 (特集 デバイスに高性能化をもたらすSOI基板)