TIS(Trench-Isolated-transistor using Side wall gate)を用いたバッファ回路の新設計法とその大容量DRAMへの適用検討
スポンサーリンク
概要
- 論文の詳細を見る
TISを用いたバッファ回路の新設計法を考案した.大きな負荷容量を駆動することを目的としたファンアウト3のTaper型のバッファ回路において,消費電力等の特性を犠牲にすることなくパターン面積を最小にする新たな設計手法を考案した.新設計法では,バッファ回路の前段部分に平面型トランジスタを用い,後段部分にTIS型トランジスタを用いる"平面型+TIS型"方式を採用する.更にこの設計手法を大容量DRAMに適用した.消費電力等の特性を犠牲にすることなく従来の平面トランジスタを用いた場合と比較してチップ面積が約8%縮小できる.
- 社団法人電子情報通信学会の論文
- 2003-03-01
著者
関連論文
- 1トランジスタ/1キャパシタ型及びGAINセル型Chain FRAMの設計法
- 高速不揮発性メモリChain FRAMの設計法
- 高速、高密度Chain FRAMの設計
- 大容量・高バンド幅DRAMを実現する電源ノイズ低減法
- 低消費電力DRAMを実現する1/4 Vccビット線振幅方式
- SGTトランジスタを用いたギガビットDRAMの設計
- 超低スタンドバイ電流DRAMの検討
- SOI上の1Tゲインセル(FBC)を用いた128MビットDRAM(新メモリ技術, メモリ応用技術, 一般, ISSCC特集2 DRAM)
- SOI上の1Tゲインセル(FBC)を用いた128MビットDRAM
- 高速、低消費電力、高信頼ULSIの設計手法
- セル面積 0.29μm^2 を実現したトレンチ型 DRAM セル技術
- ベース抵抗を低減したSOIラテラルBJT
- 自己整合外部ベース形成技術を用いた横型SOIバイポーラ素子
- 高速低消費電力SOI技術 (特集 先端半導体デバイス技術)
- 配線の信頼性を考慮したギガビットDRAMの設計法
- 基板電位オーバーバイアス方式を用いた0.5V動作サブ0.1um高速低消費電力技術
- 薄膜SOI素子におけるソース/ドレイン間リーク電流の解析
- LSIの消費電力を従来の1/100に低減できるSOI回路技術
- 基板電位制御SOI技術を用いた0.5V、200MHz動作32ビットALUの設計
- 基板電位制御SOI技術を用いた0.5V, 200MHz動作32ビットALUの設計
- 基板電位制御SOI技術を用いた0.5V, 200MHz動作32ビットALU
- SOI集積回路に対する基板浮遊効果の影響
- C-11-2 TIS を用いたバッファ回路の設計法とその DRAM への適用検討
- 周辺回路の歩留りを考慮したギガビットDRAMの最適冗長回路設計法
- 高密度・低電圧NAND EEPROM設計のためのビット線シールド技術
- 基板電位オーバーバイアス方式を用いた0.5V動作サブ0.1um高速低消費電力技術
- 基板電位オーバーバイアス方式を用いた0.5V動作サブ0.1um高速低消費電力技術
- 基板電位制御SOI技術を用いた0.5V, 200MHz動作32ビットALUの設計
- 基板電位制御SOI技術を用いた0.5V, 200MHz動作32ビットALUの設計
- 微細MOSFETのリーク電流を考慮したシステムLSIの高速低消費電力設計法の検討
- 微細MOSFETのゲートリーク電流の低消費電力用2電源方式に及ぼす影響に関する検討
- SOIを用いた0.5V動作CMOSロジックの設計法
- SOIを用いた0.5V動作CMOSロジックの設計法
- 1-3画像情報記録(映像情報メディア年報)
- 周辺回路の歩留りを考慮したギガビットDRAMの設計法
- 5.半導体メモリー(映像情報メディア記録システム)
- TISを用いたギガビットDRAMの設計法
- 不純物濃度の統計的ゆらぎを考慮したギガビットDRAMの設計法
- 2. 各分野における技術の変遷 : 2-1 半導体メモリ技術の変遷と将来の展望(あの技術は今… : 技術の変遷と21世紀への展望)
- 不純物濃度の統計的ゆらぎを考慮したギガビットDRAMの設計法
- TIS(Trench-Isolated-transistor using Side wall gate)を用いたバッファ回路の新設計法とその大容量DRAMへの適用検討
- 配線の信頼性を考慮したギガビットDRAMの設計法
- 配線の信頼性、信頼性に関連した歩留りを考慮したギガビットDRAMの設計法
- 配線の信頼性を考慮したギガビットDRAMの設計法
- 0.5V動作を可能にした基板電位制御形SOI回路技術 (特集 デバイスに高性能化をもたらすSOI基板)
- 周辺回路の歩留りを考慮したギガビットDRAMの最適冗長回路設計法
- TIS(Trench-Isolated-transistor using Side wall gate)を用いたギガビットDRAMのゲート絶縁膜信頼性の解析