高密度・低電圧NAND EEPROM設計のためのビット線シールド技術
スポンサーリンク
概要
- 論文の詳細を見る
本論文では、ビット線間の容量カップリングノイズを従来方式による700mVから35mVに低減可能なビット線シールド方式について論じる。700mVの大きなノイズはビット線シールド技術を用いていない従来のNAND型セルアレイ構造に主に起因している。0.7-μmルールで試作した3V単一のNAND型フラッシュメモリを用い、ビット線シールド技術により、電源電圧2.7Vで2.5μsのランダムアクセス時間が達成できることを実験的に確認した。
- 社団法人電子情報通信学会の論文
- 1995-07-29
著者
-
舛岡 富士雄
東北大学電気通信研究所
-
渡辺 重佳
株式会社東芝研究開発センター
-
大内 和則
株式会社東芝研究開発センター
-
遠藤 哲郎
東北大学電気通信研究所
-
中村 寛
(株)東芝セミコンダクター社メモリ事業部先端メモリ開発センター
-
渡辺 重佳
株式会社東芝研究開発センターulsi研究所
-
遠藤 哲郎
東北大学 電気通信研究所
-
白田 理一郎
東芝・セミコンダクター社メモリ事業部
-
中村 寛
株式会社東芝 セミコンダクター社 マイクロエレクトロニクス技術研究所
-
白田 理一郎
株式会社東芝 セミコンダクター社 マイクロエレクトロニクス技術研究所
-
作井 康司
株式会社東芝 セミコンダクター社 マイクロエレクトロニクス技術研究所
-
田中 智晴
株式会社東芝研究開発センター、ULSI研究所
-
百冨 正樹
株式会社東芝半導体デバイス技術研究所
-
百冨 正樹
東芝メモリ事業部メモリ技術第一部
-
田中 智晴
(株)東芝 メモリ事業部
-
大内 和則
(株)東芝研究開発センター先端半導体デバイス研究所
-
渡辺 重佳
株式会社東芝 先端半導体デバイス研究所
関連論文
- SGTトランジスタを用いたギガビットDRAMの設計
- Surrounding Gate Transistorにおける量子効果を考慮したC-V特性のウェハ面方位依存性(プロセス・デバイス・回路シミュレーション及び一般)
- 強反転領域におけるSGTの移動度増加(プロセス・デバイス・回路シミュレーション及び一般)
- C-11-5 Surrounding Gate Transistorにおける量子効果を考慮した反転層電子分布(C-11.シリコン材料・デバイス,エレクトロニクス2)
- 強反転領域におけるSGTの移動度増加
- C-11-4 Double-Gate MOSFET における空間電荷密度のシリコン膜厚依存性
- C-11-9 部分空乏型および完全空乏型SOI MOSFETの過渡応答
- フィードバック技術を用いた新しいビットラインダイレクトセンス回路によるフラッシュメモリの高速化(集積エレクトロニクス)
- SGT試作のためのSi柱側壁の犠牲酸化
- SGT試作のためのSi柱側壁の犠牲酸化
- FC-SGTフラッシュメモリセルのサブスレッショルド特性に関する解析(半導体材料・デバイス)
- C-11-6 完全空乏型と部分空乏型Surrounding Gate Transistorにおける電位と短チャネル閾値電圧の準二次元解析的モデリング(C-11.シリコン材料・デバイス,エレクトロニクス2)
- C-11-4 M-SGTにおけるドレインのセルフアラインコンタクトの形成法(C-11.シリコン材料・デバイス,エレクトロニクス2)
- C-11-4 M-SGTにおけるドレインのセルフアラインコンタクトの形成法(C-11.シリコン材料・デバイス,エレクトロニクス2)
- C-11-4 Floating Channel type SGT(FC-SGT)フラッシュメモリのサブスレッショルド特性に関する解析(C-11.シリコン材料・デバイス)
- C-11-3 Buried Gate type SGTの試作プロセス(C-11.シリコン材料・デバイス)
- C-11-2 Partially-Depleted Surrounding Gate Transistor (PD-SGT) のしきい値電圧モデルの提案
- C-11-1 希釈酸化を用いた犠牲酸化の効果
- Surrounding Gate Transistor(SGT)型ゲインセルを用いた新しいNAND DRAM(集積エレクトロニクス)
- Buried Gate type SGTフラッシュメモリ
- Buried Gate type SGTフラッシュメモリ
- C-11-8 3 次元構造 Surrounding Gate Transistor (SGT) の下部拡散層形状解析方法の提案
- C-11-4 Buried Gate 型 SGT フラッシュメモリセル
- C-11-3 Surrounding Gate Transistor (SGT) DRAM セルのソフトエラー現象の解析
- C-11-4 Double Gate-SOI(DG-SOI)MOSFETのソフトエラーのα粒子入射軌道依存性
- C-11-5 Double Gate-SOI(DG-SOI)MOSFETにおけるソフトエラー現象の解析
- C-11-3 Surrounding Gate Transistor(SGT) DRAMのソフトエラー耐性に関する考察
- C-6-8 触媒反応CVD(Cat-CVD)法によるGaN結晶膜の省資源成長技術(C-6. 電子部品・材料,一般セッション)
- ホットメッシュCVD法によるGaN成長 : ルテニウムコーティッドタングステンメッシュの効果(薄膜プロセス・材料,一般)
- C-11-6 Stacked-SGT DRAMを用いた2.4F^2メモリセル技術
- C-11-5 Si柱側壁表面の平滑化
- フラッシュメモリ技術
- C-11-6 Floating Channel type SGT(FC-SGT)フラッシュメモリにおけるカップリング比の柱半径依存性
- C-11-4 Multi-Pillar Surrounding Gate 型 MOSキャパシタの試作プロセス
- C-11-3 Surrounding Gate Transistor における基板バイアス効果の拡散層形状依存性
- C-11-1 高電流利用効率を実現したCMOS降圧回路の直流特性
- ULSI用超低消費電力CMOS降圧回路
- A Stacked-Surrounding Gate Transistor(S-SGT)Structured Cellを用いた新しい高密度フラッシュメモリ
- SGTの基板バイアス効果を抑制させる拡散層形状に関する解析
- C-11-6 Surrounding Gate Transistorにおける基板バイアス効果を抑制するためのりソース・ドレインエンジニアリング
- C-11-5 0.4μmMOSプロセス技術を用いたMUlti-Pillar Surrounding Gate型 MOS キャパシタ
- C-11-4 Floating Channel type SGT (FC-SGT)フラッシュメモリにおける書込・消去特性のフローティングゲート膜厚依存性
- C-11-2 超低消費電力降圧回路の試作
- Surrounding Gate Transistor(SGT)における基板バイアス効果を抑制するための新しいソース・ドレインエンジニアリング
- 0.4μmMOSプロセス技術を用いたMulti-Pillar Surrounding Gate型MOSキャパシタ
- 5nm以下の均一なゲート酸化膜形成のためのSiウェハ搬入条件
- 新しい基板コンタクト型パストランジスタ
- 新しい基板コンタクト型パストランジスタを用いた全加算器
- C-12-9 超高電流利用率を実現したULSI用降圧回路
- C-11-12 GHz動作における拡散層 : 拡散層間クロストークの解析
- C-11-11 Multi-Pillar Surrounding Gate Transistorの高速動作に関する解析
- C-11-7 F__-loatingC__-hannel type SGT(FC-SGT)フラッシュメモリにおける消去動作の解析
- C-11-6 Floating Channel type SGT(FC-SGT) Flashメモリセルにおけるフローティングチャネル形成プロセス
- C-11-2 Stacked-SGT DRAMのセルデザインの提案
- C-11-1 低Bit Line容量を実現する三次元階層型メモリアレイ技術を用いたStacked-SGT DRAM
- 超低消費電力を指向したULSI用降圧回路
- 理想的なSファクタを実現する完全空乏型Duble-Gate SOI MOSFETのスケーリング理論
- Stacked-SGT DRAMを用いた2.4F^2メモリセル技術
- 高速動作・低消費電力M-SGT試作プロセスの提案
- Floating Channel type SGT (FC-SGT) Flashメモリにおける書込・消去特性の数値的解析
- Floating Channel type SGT (FC-SGT) Flashメモリの試作プロセスの提案
- 均一な厚さの極薄シリコン酸化膜を形成するための酸化炉搬入方法
- NAND型DRAMにおける折り返しビット線方式の検討
- SOI集積回路に対する基板浮遊効果の影響
- C-11-2 SGT試作のためのCl_2/O_2エッチングによるSi柱形成(C-11.シリコン材料・デバイス,一般講演)
- 高密度・低電圧NAND EEPROM設計のためのビット線シールド技術
- ULSI用超低消費電力CMOS降圧回路
- Surrounding Gate Transistor(SGT)における基板バイアス効果を抑制するための新しいソース・ドレインエンジニアリング
- C-12-43 SRL技術を使用したSGT型ゲインセルを用いたNAND DRAM(C-12.集積回路D(メモリ),一般講演)
- C-11-4 二次又は三次ポテンシャル関数を利用するバルクMOSFETにおける電位と短チャネル閾値電圧の準二次元解析モデリング(C-11.シリコン材料・デバイス,一般講演)
- Surrounding Gate Transistorにおける量子効果を考慮したC-V特性のウェハ面方位依存性(プロセス・デバイス・回路シミュレーション及び一般)
- 強反転領域におけるSGTの移動度増加(プロセス・デバイス・回路シミュレーション及び一般)
- C-11-3 高カップリング比を実現する新しいSurrounding Gate Transistor (SGT) Flash Memory Cellの提案(C-11.シリコン材料・デバイス,エレクトロニクス2)
- 配線中チタンの水素吸蔵に依るトランジスタ特性への影響
- C-12-26 超低消費電力を指向したULSI用降圧回路の試作
- C-11-1 完全空乏型の対称と非対称型Double Gate MOSFETにおける電位特性の準二次元解析モデリング(C-11.シリコン材料・デバイス,一般講演)
- 不揮発性メモリーの現状と展望
- SGTのパンチスルー抑制を指向した凹型ソースSGT
- Stacked-SGT DRAMを用いた2.4F^2メモリセル技術
- C-11-6 完全空乏型Double-Gate SOI MOSFETの短チャネル効果の解析及びスケーリング理論の提案
- C-11-4 Floating Channel type SGT (FC-SGT) Flashメモリにおける書込・消去動作の解析
- C-11-3 三次元階層型メモリアレイ技術を用いたStacked-SGT DRAM
- C-11-2 新しい基板コンタクト型パストランジスタの提案
- Floating Channel Type SGT Flashメモリ
- Floating Channel Type SGT Flashメモリ
- 完全空乏型Double-Gate SOI MOSFETの短チャネル効果の解析及びスケーリング理論の提案
- 完全空乏型Double-Gate SOI MOSFETの短チャネル効果の解析及びスケーリング理論の提案
- 次世代超高集積DrAMの為の新しい三次元メモリアレイアーキテクチャ
- 次世代超高集積DRAMの為の新しい三次元メモリアレイアーキテクチャ
- 3次元階層型メモリアレー技術を用いたStacked-SGT DRAM
- 3次元階層型メモリアレー技術を用いたStacked-SGT DRAM
- Multi-SGTの高速動作に関する解析
- Multi-SCTの高速動作に関する解析
- 大負荷電流を駆動できる新しい低消費電力降圧回路
- 大負荷電流を駆動できる新しい低消費電力降圧回路
- フラッシュEEPROMのデータ書換え特性
- フラッシュEEPROMのデータ書換え特性
- フラッシュメモリの発展
- NANDフラッシュメモリの現状と将来技術
- FLASH EEPROM